intel F-Tile Interlaken FPGA IPDesign Example Notendahandbók

Innihald fela sig

1 intel F-Tile Interlaken FPGA IPDesign Example Notendahandbók

2 1. Flýtileiðbeiningar

3 2. Hönnun Example Lýsing

4 3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

5 4. Endurskoðunarsaga skjala fyrir F-Tile Interlaken Intel FPGA IP Design Example Notendahandbók

6 Skjöl / auðlindir

6.1 Heimildir

7 Tengdar færslur

intel F-Tile Interlaken FPGA IPDesign Example Notendahandbók

Uppfært fyrir Intel® Quartus® Prime Design Suite: 21.4
IP útgáfa: 3.1.0

1. Flýtileiðbeiningar

F-Tile Interlaken Intel® FPGA IP kjarninn býður upp á hermiprófunarbekk og vélbúnaðarhönnun fyrrverandiample sem styður samantekt og vélbúnaðarprófanir. Þegar þú býrð til hönnunina tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina.

Prófbekkurinn og hönnun tdample styður NRZ og PAM4 ham fyrir F-tile tæki.
F-Tile Interlaken Intel FPGA IP kjarninn býr til hönnun tdamples fyrir eftirfarandi studdar samsetningar fjölda akreina og gagnahraða.

Tafla 1. IP-studdar samsetningar fjölda brauta og gagnahraða
Eftirfarandi samsetningar eru studdar í Intel Quartus® Prime Pro Edition hugbúnaðarútgáfu 21.4. Allt
aðrar samsetningar verða studdar í framtíðarútgáfu af Intel Quartus Prime Pro Edition.

Mynd 1. Þróunarskref fyrir hönnunina Example

(1) Þetta afbrigði styður Interlaken Look-aside Mode.
(2) Fyrir 10 akreina uppstillingarhönnun þarf F-flísinn 12 brautir af TX PMA til að virkja klukkun á tengdum sendimóttakara til að lágmarka rásskekkju.

*Önnur nöfn og vörumerki geta verið eign annarra.

F-Tile Interlaken Intel FPGA IP kjarnahönnunin tdample styður eftirfarandi eiginleika:

Innri TX til RX serial loopback ham

Myndar sjálfkrafa pakka í fastri stærð
Grunngeta til að athuga pakka

Geta til að nota System Console til að endurstilla hönnunina í endurprófunartilgangi

Mynd 2. Bálkamynd á háu stigi

Tengdar upplýsingar

F-Tile Interlaken Intel FPGA IP notendahandbók
F-Tile Interlaken Intel FPGA IP útgáfuskýringar

1.1. Kröfur um vélbúnað og hugbúnað
Til að prófa fyrrverandiampvið hönnun, notaðu eftirfarandi vélbúnað og hugbúnað:

Intel Quartus Prime Pro Edition hugbúnaðarútgáfa 21.4

Kerfistölva fáanleg með Intel Quartus Prime Pro Edition hugbúnaðinum
Styður hermir:
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE eða Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC þróunarsett

1.2. Að búa til hönnunina
Mynd 3. Verklag

Fylgdu þessum skrefum til að búa til hönnunina tdample og prufubekkur:

Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ New Project Wizard til að búa til nýtt Intel Quartus Prime verkefni, eða smelltu File ➤ Opna verkefni til að opna núverandi Intel Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
Tilgreindu tækjafjölskylduna Agilex og veldu tæki með F-Tile fyrir hönnunina þína.

Finndu og tvísmelltu á F-Tile Interlaken Intel FPGA IP í IP vörulistanum. Nýtt IP afbrigði glugginn birtist.
Tilgreindu nafn á efstu stigi fyrir sérsniðið IP afbrigði þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
Smelltu á OK. Færibreytirtillinn birtist.

Mynd 4. Dæmiample Design Tab

6. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
7. Á fyrrvampá Hönnun flipanum, veldu Simulation valkostinn til að búa til prófbekkinn. Veldu Synthesis valkostinn til að búa til vélbúnaðarhönnunina tdample. Þú verður að velja að minnsta kosti einn af Simulation og Synthesis valkostunum til að búa til hönnunina tdample.
8. Fyrir myndað HDL snið, bæði Verilog og VHDL valkostur er í boði.
9. Fyrir Target Development Kit, veldu Agilex I-Series Transceiver-SOC Development Kit.

Athugið: Þegar þú velur þróunarbúnaðinn, eru pinnaúthlutunin stillt í samræmi við Intel Agilex I-Series Transceiver-SoC þróunarbúnaðarhlutanúmerið (AGIB027R31B1E2VR0) og geta verið frábrugðin tækinu þínu. Ef þú ætlar að prófa hönnunina á vélbúnaði á öðru PCB skaltu velja No development kit valkost og gera viðeigandi pinnaúthlutun í .qsf file
10. Smelltu á Búa til tdample Hönnun. Valið ExampLe Design Directory gluggi birtist.
11. Ef þú vilt breyta hönnuninni tdampmöppuslóð eða nafn frá sjálfgefnum stillingum sem sýndar eru (ilk_f_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu.
12. Smelltu á OK.

Athugið: Í F-Tile Interlaken Intel FPGA IP hönnun tdampLe, SystemPLL er sjálfkrafa stofnað og tengt við F-Tile Interlaken Intel FPGA IP kjarna. SystemPLL stigveldisleiðin í hönnuninni tdample er:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL í hönnuninni tdample deilir sömu 156.26 MHz viðmiðunarklukkunni og senditækið.

1.3. Uppbygging skráa
F-Tile Interlaken Intel FPGA IP kjarninn býr til eftirfarandi files fyrir hönnunina
example:
Mynd 5. Uppbygging skráa

Tafla 2. Vélbúnaðarhönnun Example File Lýsingar
Þessar files eru íample_installation_dir>/ilk_f_0_example_design skrá.

Tafla 3. Prófbekkur File Lýsing
Þetta file er íample_installation_dir>/ilk_f_0_example_design/example_design/rtl skrá.

Tafla 4. Testbench Scripts
Þessar files eru íample_installation_dir>/ilk_f_0_example_design/example_design/testbench skrá.

1.4. Hermir eftir hönnun Exampprófbekkur
Mynd 6. Verklag

Fylgdu þessum skrefum til að líkja eftir prófunarbekknum:

Við skipanalínuna skaltu breyta í prófunarbekksuppgerðina. Skráarslóðin erample_installation_dir>/example_design/testbench.
Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Handritið þitt ætti að athuga hvort SOP og EOP talningin passi eftir að uppgerð er lokið.

Tafla 5. Skref til að keyra uppgerð

3. Greindu niðurstöðurnar. Vel heppnuð uppgerð sendir og tekur á móti pökkum og sýnir „Test PASSED“.
Prófbekkurinn fyrir hönnunina tdample lýkur eftirfarandi verkefnum:

Sýnir F-Tile Interlaken Intel FPGA IP kjarna.
Prentar PHY stöðu.
Athugar samstillingu metaframe (SYNC_LOCK) og orð (blokk) mörk
(WORD_LOCK).

Bíður eftir að einstakar akreinar séu læstar og jafnaðar.
Byrjar að senda pakka.
Athugar tölfræði pakka:
— CRC24 villur
— SOPs
— EOPs

Eftirfarandi sampLe framleiðsla sýnir árangursríka uppgerð prufukeyrslu:

Athugið: Interlaken hönnunin tdample simulation testbench sendir 100 pakka og tekur á móti 100 pökkum.

Eftirfarandi sampLe framleiðsla sýnir vel heppnaða uppgerðarprófun fyrir Interlaken Look-aside mode:

1.5. Að setja saman og stilla vélbúnaðarhönnun Example

Tryggðu fyrrvamphönnunarkynslóðinni er lokið.
Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_installation_dir>/example_design.qpf>.

Á Vinnsla valmynd, smelltu Byrjaðu söfnun.
Eftir vel heppnaða samantekt hefur .sof file er fáanlegt í tilgreindum möppu.
Fylgdu þessum skrefum til að forrita vélbúnaðinn tdamphönnun á Intel Agilex tækinu með F-flísum:
a. Tengdu þróunarbúnaðinn við hýsingartölvuna.
b. Ræstu Clock Control forritið, sem er hluti af þróunarbúnaðinum. Stilltu nýjar tíðnir fyrir hönnunina tdample sem hér segir:
• Fyrir NRZ ham:
— Si5391 (U18), OUT0: Stilltu á gildi pll_ref_clk(3) samkvæmt hönnunarkröfunni þinni.
• Fyrir PAM ham:
— Si5391 (U45), OUT1: Stilltu á gildi pll_ref_clk(3) samkvæmt hönnunarkröfunni þinni.
— Si5391 (U19), OUT1: Stilltu á gildi mac_pll_ref_clk(3) samkvæmt hönnunarkröfunni þinni. c. Smellur Verkfæri ➤ Forritari ➤ Uppsetning vélbúnaðar.
d. Veldu forritunartæki. Bættu við Intel Agilex I-Series Transceiver-SoC þróunarbúnaðinum.
e. Tryggðu það Mode er stillt á JTAG.
f. Veldu Intel Agilex I-Series tækið og smelltu Bæta við tæki. Forritarinn sýnir skýringarmynd af tengingum milli tækjanna á borðinu þínu.
g. Hakaðu í reitinn fyrir .mjúkur.
h. Hakaðu í reitinn í Forrita/stilla dálk.
i. Smellur Byrjaðu.

1.6. Að prófa vélbúnaðarhönnun Example
Eftir að þú hefur sett saman F-tile Interlaken Intel FPGA IP hönnun tdampÞegar þú stillir tækið þitt, geturðu notað kerfisstjórnborðið til að forrita IP-kjarna og skrár hans.

Fylgdu þessum skrefum til að koma upp System Console og prófa vélbúnaðarhönnunina tdample:

Engar villur fyrir CRC32, CRC24 og afgreiðslumaður.
Sendt SOP og EOP ættu að passa við móttekna SOP og EOP.

Eftirfarandi sampLe output sýnir árangursríka prufukeyrslu í Interlaken ham:

Eftirfarandi sampLe framleiðsla sýnir árangursríka prufukeyrslu í Interlaken Lookaside ham:

2. Hönnun Example Lýsing

Hönnunin fyrrvample sýnir virkni Interlaken IP kjarnans.

2.1. Hönnun Example Íhlutir
Fyrrverandiample design tengir kerfis- og PLL viðmiðunarklukkur og nauðsynlega hönnunarhluta. Fyrrverandiample design stillir IP kjarnann í innri loopback ham og býr til pakka á IP kjarna TX notendagagnaflutningsviðmótinu. IP kjarninn sendir þessa pakka á innri lykkjuleið í gegnum senditækið.

Eftir að IP kjarna móttakarinn hefur tekið við pökkunum á bakhliðinni vinnur hann úr Interlaken pakkanum og sendir þá á RX notendagagnaflutningsviðmótinu. FyrrverandiampLe design athugar hvort pakkarnir sem mótteknir og sendir séu passa saman.

F-Tile Interlaken Intel FPGA IP hönnun tdample inniheldur eftirfarandi hluti:

F-Tile Interlaken Intel FPGA IP kjarna

Packet Generator og Packet Checker
F-Tile Reference og System PLL klukkur Intel FPGA IP kjarna

2.2. Hönnun Example Flow
F-Tile Interlaken Intel FPGA IP vélbúnaðarhönnun tdample lýkur eftirfarandi skrefum:

Endurstilltu F-flísar Interlaken Intel FPGA IP og F-flísar.
Losaðu endurstillinguna á Interlaken IP (kerfisendurstillingu) og F-tile TX (tile_tx_rst_n).
Stillir F-flísar Interlaken Intel FPGA IP í innri lykkjuham.

Slepptu endurstillingu F-tile RX (tile_rx_rst_n).
Sendir straum af Interlaken pökkum með fyrirfram skilgreindum gögnum í hleðslu til TX notendagagnaflutningsviðmóts IP kjarnans.
Athugar móttekna pakka og tilkynnir um stöðuna. Pakkaskoðarinn sem er innifalinn í vélbúnaðarhönnuninni tdample býður upp á eftirfarandi grunnbúnað til að athuga pakka:
• Athugaðu hvort send pakkanöð sé rétt.
• Athugar að móttekin gögn passi við væntanleg gildi með því að tryggja að bæði upphaf pakka (SOP) og enda pakka (EOP) séu samræmd á meðan gögn eru send og móttekin.

*Önnur nöfn og vörumerki geta verið eign annarra.

2.3. Tengimerki
Tafla 6. Hönnun Example Tengimerki

2.4. Skrá kort

Athugið:

Hönnun Exampskrá heimilisfang byrjar á 0x20** en Interlaken IP kjarna skrá heimilisfang byrjar á 0x10**.

F-tile PHY skrá heimilisfang byrjar á 0x30** en F-tile FEC skrá heimilisfang byrjar á 0x40**. FEC skrá er aðeins fáanleg í PAM4 ham.
Aðgangskóði: RO—Read Only, og RW—Read/Write.
Kerfistölva les hönnunina tdample skráir og tilkynnir um prófunarstöðu á skjánum.

Tafla 7. Hönnun Example Register Map

Tafla 8. Hönnun Example Skrá kort fyrir Interlaken Look-aside Design Example
Notaðu þetta skráarkort þegar þú býrð til hönnunina tdample með Virkja Interlaken Look-aside Mode færibreytu kveikt á.

2.5. Endurstilla
Í F-Tile Interlaken Intel FPGA IP kjarnanum byrjarðu endurstillinguna (reset_n=0) og heldur þar til IP kjarninn skilar endurstillingarviðurkenningu (reset_ack_n=0). Eftir að endurstillingin hefur verið fjarlægð (reset_n=1), fer endurstillingarviðurkenningin aftur í upphafsstöðu (reset_ack_n=1). Í hönnun frvample, rst_ack_sticky skrár geymir endurstillingarviðurkenningarstaðhæfinguna og kveikir síðan á því að endurstillingin er fjarlægð (reset_n=1). Þú getur notað aðrar aðferðir sem passa við hönnunarþarfir þínar.

Mikilvægt: Í öllum atburðarásum þar sem innri raðhringrásar er krafist, verður þú að losa TX og RX á F-flísinni sérstaklega í ákveðinni röð. Sjáðu handrit kerfisborðsins til að fá frekari upplýsingar.

Mynd 7. Endurstilla röð í NRZ ham

Mynd 8. Endurstilla röð í PAM4 ham

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

4. Endurskoðunarsaga skjala fyrir F-Tile Interlaken Intel FPGA IP Design Example Notendahandbók

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA og hálfleiðara vara til núverandi
forskriftir í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.

Lestu meira um þessa handbók og halaðu niður PDF: