intel BCH IP kjarna

Um BCH IP kjarnann

Tengdar upplýsingar

• BCH IP Core Document Archive á síðu 24
  • Veitir lista yfir notendahandbækur fyrir fyrri útgáfur af BCH IP Core.
• Kynning á Intel FPGA IP kjarna
  • Veitir almennar upplýsingar um alla Intel FPGA IP kjarna, þar á meðal breytustillingu, myndun, uppfærslu og eftirlíkingu af IP kjarna.
• Að búa til útgáfuóháð IP og Qsys uppgerð forskriftir
  • Búðu til hermiforskriftir sem þurfa ekki handvirkar uppfærslur fyrir uppfærslu hugbúnaðar eða IP útgáfu.
• Bestu starfsvenjur verkefnastjórnunar
  • Leiðbeiningar um skilvirka stjórnun og færanleika verkefnis þíns og IP files.

 Intel® DSP IP kjarnaeiginleikar

• Avalon® Streaming (Avalon-ST) tengi
• DSP Builder fyrir Intel® FPGA tilbúinn
• Prófbekkur til að sannreyna IP kjarna
• IP hagnýtur hermirlíkön til notkunar í Intel-studdum VHDL og Verilog HDL hermum

BCH IP kjarnaeiginleikar

• Afkastamikill breytilegur kóðari eða afkóðari fyrir villugreiningu og leiðréttingu:
• Fjöldi tákna á hvert kóðaorð
• Fjöldi ávísanatákna fyrir hvert kóðaorð
• Fjöldi samhliða inntaksbita

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða ábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en þeir panta vörur eða þjónustu.

• Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

DSP IP Core Device Fjölskyldustuðningur

Intel býður upp á eftirfarandi tækjastuðningsstig fyrir Intel FPGA IP kjarna:

• Fyrirfram stuðningur—IP kjarninn er fáanlegur fyrir uppgerð og samantekt fyrir þessa tækjafjölskyldu. FPGA forritun file (.pof) stuðningur er ekki í boði fyrir Quartus Prime Pro Stratix 10 Edition Beta hugbúnað og sem slíkur er ekki hægt að tryggja lokun IP tímasetningar. Tímasetningarlíkön innihalda fyrstu verkfræðiáætlanir um tafir sem byggjast á upplýsingum snemma eftir útlit. Tímasetningarlíkönin geta breyst þar sem kísilprófun bætir fylgni milli raunverulegs kísils og tímasetningarlíkönanna. Þú getur notað þennan IP kjarna fyrir kerfisarkitektúr og auðlindanýtingarrannsóknir, uppgerð, pinout, mat á kerfisleynd, grunntímamat (áætlanir um leiðslur) og I/O flutningsstefnu (breidd gagnaslóðar, sprungadýpt, I/O staðla skiptamál) ).
• Bráðabirgðastuðningur—Intel sannreynir IP-kjarna með bráðabirgðatímalíkönum fyrir þessa tækjafjölskyldu. IP kjarninn uppfyllir allar virknikröfur, en gæti samt verið í tímagreiningu fyrir tækjafjölskylduna. Þú getur notað það í framleiðsluhönnun með varúð.
• Lokastuðningur—Intel sannreynir IP-kjarna með endanlegri tímatökulíkönum fyrir þessa tækjafjölskyldu. IP kjarninn uppfyllir allar kröfur um virkni og tímasetningu fyrir tækjafjölskylduna. Þú getur notað það í framleiðsluhönnun.

Tafla 1. DSP IP Core Device Family Support

Tækjafjölskylda	Stuðningur
Arria® II GX	Úrslitaleikur
Arria II GZ	Úrslitaleikur
Arria V	Úrslitaleikur
Intel Arria 10	Úrslitaleikur
Cyclone® IV	Úrslitaleikur
Hvirfilbylur V	Úrslitaleikur
Intel Cyclone 10	Úrslitaleikur
Intel MAX® 10 FPGA	Úrslitaleikur
Stratix® IV GT	Úrslitaleikur
Stratix IV GX/E	Úrslitaleikur
Stratix V	Úrslitaleikur
Intel Stratix 10	Fyrirfram
Aðrar tækjafjölskyldur	Enginn stuðningur

 BCH IP Core Release Upplýsingar

Notaðu útgáfuupplýsingarnar þegar þú leyfir IP kjarnanum.

Tafla 2. Upplýsingar um útgáfu

Atriði	Lýsing
Útgáfa	17.1
Útgáfudagur	nóvember 2017
Pöntunarkóði	IP-BCH (IPR-BCH)

Intel sannreynir að núverandi útgáfa af Quartus Prime hugbúnaðinum setur saman fyrri útgáfu hvers IP kjarna. Intel sannreynir ekki að Quartus Prime hugbúnaðurinn setji saman IP kjarnaútgáfur eldri en fyrri útgáfan. Intel FPGA IP útgáfuskýrslur birta allar undantekningar.
Tengdar upplýsingar

• Intel FPGA IP útgáfuskýrslur
• Errata fyrir BCH IP kjarna í þekkingargrunninum

DSP IP kjarna staðfesting

• Áður en útgáfa af IP kjarna er gefin út, keyrir Intel yfirgripsmikil aðhvarfspróf til að sannreyna gæði þess og réttmæti. Intel býr til sérsniðnar afbrigði af IP kjarnanum til að nýta hina ýmsu færibreytuvalkosti og líkir rækilega eftir hermilíkönunum sem myndast með niðurstöðurnar sannreyndar gegn meistaralíkönum.

BCH IP kjarnaafköst og auðlindanýting

• Venjulega búist við frammistöðu fyrir BCH IP kjarna sem notar Quartus Prime hugbúnaðinn með Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) og Stratix V (5SGXEA7H3F35C3) tækjum. Þar sem m er fjöldi bita á hvert tákn; n er lengd kóðaorðsins; d er samhliða gagnainntaksbreidd; t er villuleiðréttingargetan.

Tafla 3. Afköst afkóðara og auðlindanýting

Tæki	Færibreytur				Minni		ALM	Skrár		hámark (MHz)
	m	n	d	t	M10K	M20K		Aðal	Secondary y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Hvirfilbylur V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Hvirfilbylur V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Hvirfilbylur V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Hvirfilbylur V	8	255	5	42	5	—	10,234	23,391	1,551	164
áfram…

Tæki	Færibreytur				Minni		ALM	Skrár		hámark (MHz)
	m	n	d	t	M10K	M20K		Aðal	Secondary y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tafla 4. Afköst kóðara og auðlindanýting

Tæki	Færibreytur				Minni		ALM	Skrár		hámark (MHz)
	m	n	d	t	M10K	M20K		Aðal	Secondary y
Arria V	8	255	10	42	2	—	337	592	0	243
Hvirfilbylur V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Hvirfilbylur V	8	255	12	42	2	—	395	602	0	174
áfram…

Tæki	Færibreytur				Minni		ALM	Skrár		hámark (MHz)
	m	n	d	t	M10K	M20K		Aðal	Secondary y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Hvirfilbylur V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Hvirfilbylur V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Að byrja

Uppsetning og leyfisveiting Intel FPGA IP kjarna

Intel Quartus® Prime hugbúnaðaruppsetningin inniheldur Intel FPGA IP bókasafnið. Þetta bókasafn býður upp á marga gagnlega IP-kjarna fyrir framleiðslunotkun þína án þess að þurfa viðbótarleyfi. Sumir Intel FPGA IP kjarna þurfa að kaupa sérstakt leyfi fyrir framleiðslunotkun. Intel FPGA IP Evaluation Mode gerir þér kleift að meta þessa leyfisbundnu Intel FPGA IP kjarna í hermi og vélbúnaði, áður en þú ákveður að kaupa fullt framleiðslu IP kjarna leyfi. Þú þarft aðeins að kaupa fullt framleiðsluleyfi fyrir leyfisskylda Intel IP kjarna eftir að þú hefur lokið vélbúnaðarprófunum og ert tilbúinn til að nota IP í framleiðslu. Intel Quartus Prime hugbúnaðurinn setur sjálfgefið upp IP kjarna á eftirfarandi stöðum:
Mynd 1. IP Core Uppsetningarleið

Tafla 5. IP Core Uppsetningarstaðsetningar

Staðsetning	Hugbúnaður	Pallur
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Intel FPGA IP matshamur

Ókeypis Intel FPGA IP matshamur gerir þér kleift að meta leyfisskylda Intel FPGA IP kjarna í uppgerð og vélbúnaði fyrir kaup. Intel FPGA IP Evaluation Mode styður eftirfarandi mat án viðbótarleyfis:

• Líktu eftir hegðun leyfisskylds Intel FPGA IP kjarna í kerfinu þínu.
• Staðfestu virkni, stærð og hraða IP kjarna á fljótlegan og auðveldan hátt.
• Búðu til tímatakmarkaða forritun tækja files fyrir hönnun sem inniheldur IP kjarna.
• Forritaðu tæki með IP kjarnanum þínum og staðfestu hönnun þína í vélbúnaði.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.

• Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

Intel FPGA IP matshamur styður eftirfarandi rekstrarhami:

• Tjóðrað-Leyfir að keyra hönnunina sem inniheldur leyfisskylda Intel FPGA IP endalaust með tengingu milli borðsins þíns og hýsingartölvunnar. Tjóðrað stilling krefst raðaðgerðahóps fyrir sameiginlega prófun (JTAG) snúru tengdur á milli JTAG port á borðinu þínu og hýsingartölvunni, sem keyrir Intel Quartus Prime forritarann ​​á meðan vélbúnaðarmatstímabilið stendur yfir. Forritarinn þarf aðeins lágmarksuppsetningu á Intel Quartus Prime hugbúnaðinum og krefst ekki Intel Quartus Prime leyfis. Hýsingartölvan stjórnar matstímanum með því að senda reglubundið merki til tækisins í gegnum JTAG höfn. Ef allir leyfisskyldir IP-kjarnar í hönnuninni styðja tjóðraða stillingu, mun matstíminn líða þar til hvaða IP-kjarnamat rennur út. Ef allir IP-kjarnar styðja ótakmarkaðan matstíma tekur tækið ekki tíma.
• Ótengdur-Leyfir að keyra hönnunina sem inniheldur leyfis IP í takmarkaðan tíma. IP kjarninn fer aftur í ótengda stillingu ef tækið aftengir sig frá hýsingartölvunni sem keyrir Intel Quartus Prime hugbúnaðinn. IP kjarninn fer einnig aftur í ótjóðraðan hátt ef einhver annar leyfilegur IP kjarni í hönnuninni styður ekki tjóðraða stillingu.

Þegar matstíminn rennur út fyrir hvaða Intel FPGA IP sem er með leyfi í hönnuninni hættir hönnunin að virka. Allir IP-kjarnar sem nota Intel FPGA IP-matshaminn fara út á sama tíma þegar einhver IP-kjarna í hönnuninni rennur út. Þegar matstíminn rennur út verður þú að endurforrita FPGA tækið áður en þú heldur áfram vélbúnaðarstaðfestingu. Til að lengja notkun á IP kjarnanum til framleiðslu skaltu kaupa fullt framleiðsluleyfi fyrir IP kjarnann.
Þú verður að kaupa leyfið og búa til fullan framleiðsluleyfislykil áður en þú getur búið til ótakmarkaða tækjaforritun file. Meðan á Intel FPGA IP matsham stendur býr þýðandinn aðeins til tímatakmarkaða forritun tækis file ( _time_limited.sof) sem rennur út við tímamörkin.

Mynd 2. Intel FPGA IP Evaluation Mode Flow

Athugið:

Skoðaðu notendahandbók hvers IP-kjarna fyrir færibreytuskref og útfærsluupplýsingar.
Intel veitir IP kjarna leyfi fyrir hvert sæti, endalaust. Leyfisgjaldið inniheldur fyrsta árs viðhald og stuðning. Þú verður að endurnýja viðhaldssamninginn til að fá uppfærslur, villuleiðréttingar og tæknilega aðstoð fram yfir fyrsta árið. Þú verður að kaupa fullt framleiðsluleyfi fyrir Intel FPGA IP kjarna sem krefjast framleiðsluleyfis áður en þú býrð til forritun files sem þú getur notað í ótakmarkaðan tíma. Meðan á Intel FPGA IP matsham stendur býr þýðandinn aðeins til tímatakmarkaða forritun tækis file ( _time_limited.sof) sem rennur út við tímamörkin. Til að fá framleiðsluleyfislyklana þína skaltu heimsækja sjálfsafgreiðsluleyfismiðstöðina eða hafa samband við staðbundinn Intel FPGA fulltrúa.
Leyfissamningar Intel FPGA hugbúnaðar gilda um uppsetningu og notkun á leyfiskjörnum IP kjarna, Intel Quartus Prime hönnunarhugbúnaðinum og öllum óleyfisskyldum IP kjarna.

Tengdar upplýsingar

• Intel Quartus Prime leyfissíða
• Intel FPGA hugbúnaðaruppsetning og leyfisveiting

BCH IP Core Intel FPGA IP Evaluation Mode Timeout Behaviour

Allir IP-kjarnar í tæki fara út samtímis þegar mesta takmarkandi matstímanum er náð. Ef hönnun er með fleiri en einn IP kjarna, getur tímafresti hegðun hinna IP kjarnana dulið tíma út hegðun tiltekins IP kjarna. Fyrir IP-kjarna er óbundinn tími 1 klukkustund; tjóðraða tímamörkin eru óákveðin. Hönnunin þín hættir að virka eftir að vélbúnaðarmatstíminn rennur út. Quartus Prime hugbúnaðurinn notar Intel FPGA IP Evaluation Mode Files (.ocp) í verkefnaskránni þinni til að auðkenna notkun þína á Intel FPGA IP Evaluation Mode matsforritinu. Eftir að þú hefur virkjað eiginleikann skaltu ekki eyða þessum files.Þegar matstíminn rennur út minnkar gagnaúttaksportið data_out
Tengdar upplýsingar
AN 320: OpenCore Plus mat á Megafunctions

Ritstjóri vörulista og færibreytu

IP vörulistinn sýnir IP kjarna sem eru tiltækir fyrir verkefnið þitt. Notaðu eftirfarandi eiginleika IP vörulistans til að finna og sérsníða IP kjarna:

• Sía IP vörulista til að sýna IP fyrir virka tækjafjölskyldu eða Sýna IP fyrir allar tækjafjölskyldur. Ef ekkert verkefni er opið skaltu velja Tækjafjölskylduna í IP Catalog.
• Sláðu inn í leitarreitinn til að finna allt eða hluta IP kjarnanafns í IP vörulista.
• Hægrismelltu á IP kjarnanafn í IP Catalog til að birta upplýsingar um studd tæki, til að opna uppsetningarmöppu IP kjarna og til að fá tengla á IP skjöl.
• Smelltu Leitaðu að IP-tala samstarfsaðila til að fá aðgang að IP-tölum samstarfsaðila á web.
• Færibreyturitillinn biður þig um að tilgreina IP-afbrigðisheiti, valfrjáls tengi og úttak file kynslóðarvalkostir. Færibreytu ritstjórinn býr til Intel Quartus Prime IP á efstu stigi file (.ip) fyrir IP afbrigði í Intel Quartus Prime Pro Edition verkefnum.
• Færibreytu ritstjórinn býr til Quartus IP á efstu stigi file (.qip) fyrir IP afbrigði í Intel Quartus Prime Standard Edition verkefnum. Þessar files tákna IP-afbrigðið í verkefninu og geyma upplýsingar um færibreytu.

Mynd 3. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Mynd 4. IP Parameter Editor (Intel Quartus Prime Standard Edition)

Búa til IP kjarna (Intel Quartus Prime Pro Edition)

Stilltu Intel FPGA IP kjarna fljótt í Intel Quartus Prime færibreyturitlinum. Tvísmelltu á hvaða íhlut sem er í IP Catalog til að ræsa færibreyturitlinum. Færibreyturitlin gerir þér kleift að skilgreina sérsniðið afbrigði af IP kjarnanum. Færibreytiritlinum býr til IP-tilbrigðismyndun og valfrjálsa uppgerð files og

bætir við
.ip file sem táknar afbrigðið við verkefnið þitt sjálfkrafa.
Mynd 5. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Fylgdu þessum skrefum til að finna, staðsetja og sérsníða IP kjarna í færibreyturitlinum:

1. Búðu til eða opnaðu Intel Quartus Prime verkefni (.qpf) til að innihalda upphaflega IP-afbrigðið.
2. Í IP Catalog (Tools ➤ IP Catalog), finndu og tvísmelltu á heiti IP kjarnans til að sérsníða. Til að finna tiltekinn íhlut skaltu slá inn hluta eða allt heiti íhlutarins í IP Catalog leitarreitinn. Nýtt IP afbrigði glugginn birtist.
3. Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Ekki hafa bil í IP-tilbrigðnöfnum eða slóðum. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip. Smelltu á OK. Færibreytirtillinn birtist.
4. Stilltu færibreytugildin í færibreyturitlinum og view blokkarmyndina fyrir íhlutinn. Flipinn Breytingarskilaboð neðst sýnir allar villur í IP-breytum:

• Veldu valfrjálst forstillt færibreytugildi ef þau eru til staðar fyrir IP kjarnann þinn. Forstillingar tilgreina upphafsbreytugildi fyrir tiltekin forrit.
• Tilgreindu færibreytur sem skilgreina IP kjarnavirkni, tengistillingar og tækjasértæka eiginleika.
• Tilgreindu valkosti til að vinna úr IP kjarna files í öðrum EDA verkfærum.
• Athugið: Skoðaðu IP kjarna notendahandbókina þína til að fá upplýsingar um sérstakar IP kjarna færibreytur.

1. Smelltu á Búa til HDL. Generation valmyndin birtist.
2. Tilgreindu úttak file kynslóðarvalkostir og smelltu síðan á Búa til. Nýmyndun og uppgerð files mynda í samræmi við forskriftir þínar.
3. Til að búa til hermiprófunarbekk, smelltu á Búa til ➤ Búa til prófunarbekkkerfi. Tilgreindu valmöguleika fyrir kynslóðarprófunarbekk og smelltu síðan á Búa til.
4. Til að búa til HDL staðfestingarsniðmát sem þú getur afritað og límt inn í textaritlinum þínum, smelltu á Búa til ➤ Sýna staðfestingarsniðmát.
5. Smelltu á Ljúka. Smelltu á Já ef beðið er um að bæta við files táknar IP-afbrigðið við verkefnið þitt.
6. Eftir að hafa búið til og staðfest IP-afbrigðið þitt skaltu gera viðeigandi pinnaúthlutun til að tengja tengi.

Athugið: Sumir IP kjarna búa til mismunandi HDL útfærslur í samræmi við IP kjarna breytur. Undirliggjandi RTL þessara IP kjarna inniheldur einstakan kjötkássakóða sem kemur í veg fyrir árekstra einingaheita milli mismunandi afbrigða af IP kjarnanum. Þessi einstaki kóði er stöðugur, miðað við sömu IP stillingar og hugbúnaðarútgáfu meðan á IP-gerð stendur. Þessi einstaki kóði getur breyst ef þú breytir breytum IP kjarnans eða uppfærir IP kjarna útgáfuna. Til að forðast ósjálfstæði á þessum einstöku kóðum í hermiumhverfinu þínu skaltu skoða Búa til samsetta hermauppsetningarforskrift.

IP Core Generation Output (Intel Quartus Prime Pro Edition)

Intel Quartus Prime hugbúnaðurinn býr til eftirfarandi úttak file uppbygging fyrir einstaka IP kjarna sem eru ekki hluti af Platform Designer kerfi.

Mynd 6. Einstök IP kjarnaframleiðsla (Intel Quartus Prime Pro Edition)

• Ef það er stutt og virkt fyrir IP kjarnaafbrigðið þitt.

Tafla 6. Framleiðsla Files af Intel FPGA IP Generation

File Nafn	Lýsing
<þín_ip>.ip	IP afbrigði á efstu stigi file sem inniheldur færibreytu á IP kjarna í verkefninu þínu. Ef IP-afbrigðið er hluti af Platform Designer-kerfi, myndar færibreyturitillinn einnig .qsys file.
<þín_ip>.cmp	Yfirlýsing VHDL íhluta (.cmp) file er texti file sem inniheldur staðbundnar almennar og gáttarskilgreiningar sem þú notar í VHDL hönnun files.
<þín_ip>_kynslóð.rpt	IP eða Platform Designer kynslóð log file. Sýnir yfirlit yfir skilaboðin meðan á IP-gerð stendur.
áfram…

File Nafn	Lýsing
<þín_ip>.qgsimc (aðeins pallhönnuðarkerfi)	Uppgerð skyndiminni file sem ber saman .qsys og .ip files með núverandi breytustillingu Platform Designer kerfisins og IP kjarna. Þessi samanburður ákvarðar hvort Platform Designer getur sleppt endurnýjun HDL.
<þín_ip>.qgsynth (aðeins pallhönnuðarkerfi)	Synthesis skyndiminni file sem ber saman .qsys og .ip files með núverandi breytustillingu Platform Designer kerfisins og IP kjarna. Þessi samanburður ákvarðar hvort Platform Designer getur sleppt endurnýjun HDL.
<þín_ip>.qip	Inniheldur allar upplýsingar til að samþætta og setja saman IP íhlutinn.
<þín_ip>.csv	Inniheldur upplýsingar um uppfærslustöðu IP-hlutans.
.bsf	Táknræn framsetning á IP-afbrigðinu til notkunar í blokkarmynd Files (.bdf).
<þín_ip>.spd	Inntak file sem ip-make-simscript þarf til að búa til hermiforskriftir. .spd file inniheldur lista yfir files sem þú býrð til fyrir uppgerð, ásamt upplýsingum um minningar sem þú frumstillir.
<þín_ip>.ppf	The Pin Planner File (.ppf) geymir tengi- og hnútúthlutun fyrir IP íhluti sem þú býrð til til notkunar með Pin Planner.
<þín_ip_bb.v	Notaðu Verilog BlackBox (_bb. v) file sem tóm einingayfirlýsing til notkunar sem svartur kassi.
<þín_ip>_inst.v eða _inst.vhd	HDL tdampsniðmát fyrir staðfestingu. Afritaðu og límdu innihald þessa file inn í HDL þinn file til að sýna IP-afbrigðið.
<þín_ip>.regmap	Ef IP inniheldur skráarupplýsingar myndar Intel Quartus Prime hugbúnaðurinn .regmap file. .regmapið file lýsir skrákortaupplýsingum um skipstjóra- og þrælaviðmót. Þetta file viðbót .sopcinfo file með því að veita ítarlegri skráarupplýsingar um kerfið. Þetta file gerir skráningarskjá kleift views og notendasérsníðan tölfræði í System Console.
<þín_ip>.svd	Leyfir HPS System Debug verkfærum að view skrákortin yfir jaðartæki sem tengjast HPS innan Platform Designer kerfis. Meðan á myndun stendur geymir Intel Quartus Prime hugbúnaðurinn .svd files fyrir þrælaviðmótið sem er sýnilegt kerfisstjórnborðinu í .sof file í villuleitarlotunni. Kerfisborðið les þennan hluta, sem pallahönnuður biður um upplýsingar um skráarkort. Fyrir kerfisþræla hefur pallahönnuður aðgang að skránum með nafni.
<þín_ip>.vþín_ip>.vhd	HDL files sem sýna hverja undireiningu eða barn IP kjarna fyrir myndun eða uppgerð.
leiðbeinandi/	Inniheldur msim_setup.TCL skriftu til að setja upp og keyra ModelSim uppgerð.
aldec/	Inniheldur Riviera*-PRO skriftu rivierapro_setup. TCL til að setja upp og keyra uppgerð.
/synopsys/vcs /synopsys/vcsmx	Inniheldur skeljaskriftu vcs_setup.sh til að setja upp og keyra VCS* uppgerð. Inniheldur skeljaskriftu vcsmx_setup.sh og synopsys_sim.setup file til að setja upp og keyra VCS MX* uppgerð.
/kadence	Inniheldur skeljaskriftu ncsim_setup.sh og aðra uppsetningu files að setja upp og keyra NCSIM uppgerð.
/undireiningar	Inniheldur HDL files fyrir IP kjarna undireininguna.
<IP undireining>/	Platform Designer býr til /synth og /sim undirskrár fyrir hverja IP undireiningaskrá sem Platform Designer býr til.

Hermir eftir Intel FPGA IP kjarna

Intel Quartus Prime hugbúnaðurinn styður IP kjarna RTL uppgerð í sérstökum EDA hermum. IP kynslóð skapar uppgerð files, þar með talið virkt hermilíkan, hvaða prófbekk sem er (eða tdample hönnun), og söluaðilasértæk hermir uppsetningarforskriftir fyrir hvern IP kjarna. Notaðu hagnýta hermilíkanið og hvaða prófbekk sem er eða tdample hönnun fyrir uppgerð. IP kynslóð framleiðsla getur einnig innihaldið forskriftir til að safna saman og keyra hvaða prófbekk sem er. Forskriftirnar sýna allar gerðir eða bókasöfn sem þú þarft til að líkja eftir IP kjarna þínum.
Intel Quartus Prime hugbúnaðurinn veitir samþættingu við marga herma og styður mörg uppgerð flæði, þar á meðal eigin forskriftarflæði og sérsniðna uppgerð. Hvaða flæði sem þú velur, IP kjarnahermun felur í sér eftirfarandi skref:

1. Búðu til hermilíkan, prófunarbekk (eða tdample design), og uppsetningarforrit fyrir hermir files.
2. Settu upp hermiumhverfið þitt og hvaða hermiforrit sem er.
3. Settu saman hermunasöfn.
4. Keyrðu herminn þinn.

DSP Builder fyrir Intel FPGA hönnunarflæði

DSP Builder fyrir Intel FPGAs styttir hönnunarlotur stafrænna merkjavinnslu (DSP) með því að hjálpa þér að búa til vélbúnaðarútgáfu DSP hönnunar í reikniritvænu þróunarumhverfi.
Þessi IP kjarni styður DSP Builder fyrir Intel FPGA. Notaðu DSP Builder fyrir Intel FPGA flæðið ef þú vilt búa til DSP Builder fyrir Intel FPGAs líkan sem inniheldur IP kjarna afbrigði; notaðu IP Catalog ef þú vilt búa til IP kjarnaafbrigði sem þú getur staðfest handvirkt í hönnun þinni.
Tengdar upplýsingar
Notkun MegaCore Functions kafla í DSP Builder fyrir Intel FPGA handbók.

BCH IP kjarna virknilýsing

Þetta efni lýsir arkitektúr IP kjarnans, viðmótum og merkjum.
Þú getur stillt BCH IP kjarna sem kóðara eða afkóðara. Kóðarinn tekur við gagnapakka og býr til ávísunartáknin; afkóðarinn finnur og leiðréttir villur.

BCH IP kjarna kóðari

BCH kóðarinn hefur samhliða arkitektúr með inntak og úttak af d gagnabitum. Þegar kóðarinn tekur á móti gagnatáknum, býr hann til ávísunartákn fyrir tiltekið kóðaorð og sendir inntakskóðaorðið með ávísunartáknum til úttaksviðmótsins. Kóðarinn notar bakþrýsting á andstreymishlutanum þegar hann býr til ávísunartáknin.
Mynd 7. Tímasetning kóðara

Tilbúið merki gefur til kynna að kóðarinn geti tekið við streymi sem kemur inn. Á Clk hækkandi brúninni, ef tilbúið merki um kóðara er hátt, sendu inntaksgagnastraum um data_in tengi og fullyrtu að álag sé hátt til að gefa til kynna gild inntaksgögn. Gerum ráð fyrir að allt skilaboðaorðið þurfi X klukkumerki. Þegar þetta inntaksferli nær X-1 klukkulotum, slokknar á tilbúnu merki kóðara. Við næstu hækkandi brún tekur umritarinn við inntakinu frá data_in portinu og umritarinn fær allt skilaboðaorðið. Áður en tilbúið merki snýr aftur í hámarkið tekur kóðarinn ekki við nýjum inntaksgögnum. Þegar valid_outt merki er fullyrt hátt, er úttakskóðað kóðaorð gilt við data_out tengið. Í fyrstu klukkulotunni þar sem úttaksgögnin eru gild, er sop_out fullyrt hátt í aðeins eina lotu, sem gefur til kynna upphaf pakka. IP kjarninn er með fram- og afturþrýstingi, sem þú getur stjórnað með ready og sink_ready merkinu. Settu sop_in og eop_in merki rétt fram í klukkulotunni, þ.e. fyrstu og síðustu klukkulotu inntakskóðaorðsins.

Stytt kóðaorð
BCH IP kjarninn styður stytt kóðaorð. Stytt kóðaorð inniheldur færri tákn en hámarksgildi N, sem er 2M –1, þar sem N er heildarfjöldi tákna á hvert kóðaorð og M er fjöldi bita á tákni. Stytt kóðaorð jafngildir stærðfræðilega hámarkslengdarkóða með aukagagnatákn í byrjun kóðaorðsins stillt á 0. Td.ample, (220,136) er stytt kóðaorð af (255,171). Bæði þessi kóðaorð nota sama fjölda ávísunartákna, 11. Til að nota stytt kóðaorð með afkóðaranum, notaðu færibreyturitlina til að stilla lengd kóðaorðsins á rétt gildi.

BCH IP kjarna afkóðari

Þegar afkóðarinn fær kóðaða kóðaorðið notar hann ávísunartáknin til að greina villur og leiðrétta þær. Kóðaða kóðaorðið sem móttekið er getur verið frábrugðið upprunalega kóðaorðinu vegna hávaða í rásinni. Afkóðarinn greinir villur með því að nota nokkrar margliður til að finna villustaðsetninguna og villugildið. Þegar afkóðarinn fær villustaðsetningu og gildi, leiðréttir afkóðarinn villurnar í kóðaorði og sendir kóðaorðið í úttakið. Ef e<=t getur IP kjarninn leiðrétt villur; ef e > t sérðu ófyrirsjáanlegar niðurstöður.
Mynd 8. Tímasetning afkóðara

Kóðaorðið byrjar þegar þú fullyrðir hleðslumerkið og sop_in merkið. Afkóðarinn samþykkir gögnin á data_in sem gild gögn. Kóðaorðið endar þegar þú fullyrðir eop_in merkið. Fyrir 1-rásar kóðaorð, staðfestu sop_in og eop_in merki fyrir eina klukkulotu. Þegar afkóðarinn afkóðar tilbúna merkið getur afkóðarinn ekki unnið úr fleiri gögnum fyrr en hann setur fram tilbúna merkið aftur. Við úttakið er aðgerðin eins. Þegar afkóðarinn fullyrðir valid_out merki og sop_out merki, gefur afkóðarinn gild gögn um data_out. Afkóðarinn setur fram sop_out merki og eop_out merki til að gefa til kynna upphaf og lok kóðaorðs. Afkóðarinn skynjar sjálfkrafa og leiðréttir villur í kóðaorði og fullyrðir fjölda_villumerkið þegar það rekst á óleiðréttanlegt kóðaorð. Afkóðarinn gefur út allt kóðaorðið, þar á meðal ávísunartáknin, sem þú ættir að fjarlægja. Tilbúið merki gefur til kynna að afkóðarinn geti tekið við streymi sem kemur inn. Á CLK hækkandi brún, ef tilbúið merki um kóðara er hátt, sendu inntaksgagnastraum um data_in og fullyrtu að álag sé hátt til að gefa til kynna gild inntaksgögn. Þegar valid_out er fullyrt hátt, gildir afkóðaða úttaksorðið við data_out tengið. Fjöldi_villna sýnir fjölda villna sem IP kjarninn finnur. Í fyrstu klukkulotunni þar sem úttaksgögnin eru gild, er sop_out fullyrt hátt í aðeins eina lotu, sem gefur til kynna upphaf úttakspakka. IP kjarninn hefur fram- og afturþrýsting, sem þú stjórnar með tilbúnu merki og sink_ready merki. Settu sop_in og eop_in merki rétt fram í klukkulotunni, þ.e. fyrstu og síðustu klukkulotu inntakskóðaorðsins.

CH IP kjarnafæribreytur

Tafla 7. Færibreytur

Parameter	Lagaleg gildi	Sjálfgefið gildi	Lýsing
BCH mát	Kóðari eða afkóðari	Kóðari	Tilgreindu kóðara eða afkóðara.
Fjöldi bita á hvert tákn (m)	3 til 14 (kóðari eða 6 til 14 (afkóðari)	14	Tilgreindu fjölda bita á hvert tákn.
Lengd kóðaorðs (n)	parity_bits+1: 2m-1	8,784	Tilgreindu lengd kóðaorðsins. Afkóðarinn samþykkir nýtt tákn í hverri klukkulotu ef 6.5R < N. Ef N>=6.5R +1, afkóðarinn sýnir stöðuga hegðun.
Villuleiðréttingargeta (t)	Svið dregið af m. Fyrir afkóðarann ​​takmarkar töframaðurinn bilið á milli 8 og 127.	40	Tilgreindu fjölda bita sem á að leiðrétta.
Parity bitar	–	560	Sýnir fjölda jöfnunarbita í kóðaorðinu. Töframaðurinn dregur þessa færibreytu frá t.
Lengd skilaboða (k)	–	8,224	Sýnir fjölda skilaboðabita í kóðaorðinu. Töframaðurinn dregur þessa færibreytu frá t og n.
Frumstæð margliða	–	17,475	Sýnir frumstæðu margliðuna. stafað af vali m.
Samhliða inntaksgagnabreidd	Kóðari: 1 til mín(parity_bits, k-1). Afkóðari: • d < hæð(n*3/14) • d < hæð(n/ hæð[2*log2(2*t)])	20	Fjöldi bita til að setja inn hverja klukkulotu.

BCH IP kjarnaviðmót og merki

Tafla 8. Klukka og endurstilla merki

Nafn	Avalon-ST gerð	Stefna	Lýsing
CLK	CLK	Inntak	Aðalkerfisklukkan. Allur IP kjarninn starfar á vaxandi brún CLK.
endurstilla	endurstilla_n	Inntak	Virkt lágt merki sem endurstillir allt kerfið þegar fullyrt er. Þú getur fullyrt þetta merki ósamstillt. Hins vegar verður þú að deassert það samstillt við clk_clk merkið. Þegar IP kjarninn jafnar sig eftir endurstillingu skaltu ganga úr skugga um að gögnin sem hann fær séu heill pakki.

Tafla 9. Avalon-ST inntaks- og úttaksviðmótsmerki

Nafn	Avalon-ST gerð	Stefna	Lýsing
tilbúinn	tilbúinn	Framleiðsla	Gagnaflutningur tilbúinn merki til að gefa til kynna að vaskurinn sé tilbúinn til að taka við gögnum. Vaskviðmótið knýr tilbúið merki til að stjórna gagnaflæði yfir viðmótið. Vaskviðmótið fangar gagnaviðmótsmerkin á núverandi clk hækkandi brún.
data_in[]	gögn	Inntak	Gagnainntak fyrir hvert kóðaorð, tákn fyrir tákn. Gildir aðeins þegar þú fullyrðir in_valid merkið.
gögn_út	gögn	Framleiðsla	Inniheldur afkóðað úttak þegar IP kjarninn fullyrðir out_valid merkið. Leiðréttu táknin eru í sömu röð og þau eru færð inn.
eop_in	eop	Inntak	Merki fyrir lok pakka (kóðaorðs).
eop_out	eop	Framleiðsla	Merki fyrir lok pakka (kóðaorðs). Þetta merki gefur til kynna pakkamörkin á data_in[] rútunni. Þegar IP kjarninn rekur þetta merki hátt, gefur það til kynna að endir pakkans sé til staðar á data_in[] rútunni. IP kjarninn fullyrðir þetta merki við síðasta flutning hvers pakka.
in_error	villa	Inntak	Villumerki. Tilgreinir hvort inntaksgagnatáknið sé villa og hvort afkóðarinn geti litið á það sem eyðingu. Eingöngu afkóðarar sem styðja eyðingar.
hlaða	gilda	Inntak	Gögn gild merki til að gefa til kynna gildi gagnamerkja. Þegar þú fullyrðir in_valid merkið eru Avalon-ST gagnaviðmótsmerkin gild. Þegar þú dregur úr gildi in_valid merkið eru Avalon-ST gagnaviðmótsmerkin ógild og verður að hunsa þau. Þú getur fullyrt um in_valid merkið hvenær sem gögn eru tiltæk. Hins vegar fangar vaskur aðeins gögnin frá upprunanum þegar IP kjarninn fullyrðir in_ready merkið.
fjöldi_villu eða	villa	Framleiðsla	Gefur til kynna fjölda villna (aðeins afkóðari). Gildir þegar IP kjarninn fullyrðir eop_out .
sop_in	sop	Inntak	Upphaf pakka (kóðaorðs) merki.
sop_út	sop	Framleiðsla	Upphaf pakka (kóðaorðs) merki. Þetta merki gefur til kynna kóðaorðamörkin á data_in[] rútunni. Þegar IP kjarninn rekur þetta merki hátt, gefur það til kynna að upphaf pakka sé til staðar á data_in[] rútunni. IP kjarninn fullyrðir þetta merki við fyrstu flutning hvers kóðaorðs.
vaskur_tilbúinn	tilbúinn	Inntak	Gagnaflutningur tilbúinn merki til að gefa til kynna að niðurstreymiseiningin sé tilbúin til að taka við gögnum. Uppruninn veitir ný gögn (ef þau eru tiltæk) þegar þú fullyrðir sink_ready merkið og hættir að veita ný gögn þegar þú afassar sink_ready merkið. Ef uppspretta er ekki fær um að veita ný gögn, afsert hann valid_out í eina eða fleiri klukkulotur þar til hann er tilbúinn til að keyra gild gagnaviðmótsmerki.
valid_out	gilda	Framleiðsla	Gögn gilt merki. IP kjarninn fullyrðir valid_out merkið hátt, þegar gilt úttak er á data_out; IP kjarninn dregur úr merkinu þegar það er ekkert gilt úttak á data_out.

Fyrir IP kjarna sem myndast innan Qsys eru öll merki í Avalon-ST viðmóti. Fyrir kóðara:

• Inntak: í[0 í gagnabreidd data_in]
• Framleiðsla: út[0 í gagnabreidd af data_out].

Fyrir afkóðara:

• Inntak: í[0 í gagnabreidd data_in]
• Úttak: út [0 í gagnabreidd+númer_villur | data_out]

Avalon-ST tengi í DSP IP kjarna

Avalon-ST tengi skilgreina staðlaða, sveigjanlega og mátsamskiptareglur fyrir gagnaflutning frá upprunaviðmóti yfir í vaskaviðmót.
Inntaksviðmótið er Avalon-ST vaskur og úttaksviðmótið er Avalon-ST uppspretta. Avalon-ST viðmótið styður pakkaflutninga með pökkum fléttað yfir margar rásir.
Avalon-ST tengimerki geta lýst hefðbundnum streymisviðmótum sem styðja einn straum af gögnum án þess að vita um rásir eða pakkamörk. Slík viðmót innihalda venjulega gögn, tilbúin og gild merki. Avalon-ST tengi geta einnig stutt flóknari samskiptareglur fyrir springa og pakkaflutninga með pökkum fléttað yfir margar rásir. Avalon-ST viðmótið samstillir í eðli sínu fjölrásarhönnun, sem gerir þér kleift að ná fram skilvirkum, tímafléttuðum útfærslum án þess að þurfa að innleiða flókna stjórnunarrökfræði.
Avalon-ST tengi styðja bakþrýsting, sem er flæðisstýringarbúnaður þar sem vaskur getur gefið merki til uppsprettu að hætta að senda gögn. Vaskurinn notar venjulega bakþrýsting til að stöðva gagnaflæði þegar FIFO biðminni hans er fullur eða þegar það hefur þrengsli á úttakinu.
Tengdar upplýsingar
Avalon tengi forskriftir

Endurskoðunarsaga skjala

BCH IP Core User Guide endurskoðunarferill.

Dagsetning	Útgáfa	Breytingar
2017.11.06	17.1	• Bætt við stuðningi fyrir Intel Cyclone 10 tæki • Leiðrétt merkjaheiti í kóðara og afkóðaralýsingum.
2017.02.14	16.1	• Fjarlægt vöruauðkenni og auðkenni söluaðila. • Leiðrétt Geta til að leiðrétta villu (t) hámarksgildi í 127
2015.10.01	15.1	Bætt við vöruauðkenni og pöntunarkóða.
2015.05.01	15.0	Upphafleg útgáfa

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.

• Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

A. BCH IP kjarnaskjalasafn

Ef taflan sýnir ekki IP kjarnaútgáfu gildir notendahandbókin fyrir fyrri IP kjarnaútgáfu.

IP kjarna útgáfa	Notendahandbók
16.1	BCH IP Core notendahandbók
15.1	BCH IP Core notendahandbók

Skjöl / auðlindir

intel BCH IP kjarna [pdfNotendahandbók BCH IP kjarni, BCH IP, kjarni

Heimildir

• Notendahandbók