Intel® FPGA P-Tile Avalon®
Straumi IP fyrir PCI Express*
Hönnun Example Notendahandbók
Uppfært fyrir Intel®
Quartus® Prime Design Suite: 21.3
IP útgáfa: 6.0.0
Notendahandbók

Hönnun Example Lýsing

1.1. Virknilýsing fyrir forritaða inntak/útgang (PIO) hönnun Example

PIO hönnunin tdample framkvæmir minnisflutning frá hýsilörgjörva yfir í marktæki. Í þessu frvample, gestgjafinn biður um eitt dword MemRd og emWr
TLP.
PIO hönnunin tdample býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir og safna saman í Intel Prime hugbúnaðinum. Hönnunin fyrrvample nær yfir breitt úrval af breytum. Hins vegar nær það ekki til allra mögulegra breytustillinga P-Tile Hard IP fyrir PCIe.
Þessi hönnun tdample inniheldur eftirfarandi hluti:

• Myndað P-Tile Avalon Streaming Hard IP Endpoint afbrigði (DUT) með breytunum sem þú tilgreindir. Þessi hluti keyrir TLP gögn sem berast í PIO forritið
• PIO Application (APPS) íhluturinn, sem framkvæmir nauðsynlega þýðingu á milli PCI Express TLP og einföld Avalon-MM skrifar og les í onchip minni.
• MEM (on-chip memory) íhlutur. Fyrir 1×16 hönnun example, á flís minni samanstendur af einum 16 KB minni blokk. Fyrir 2×8 hönnun example, á flís minni samanstendur af tveimur 16 KB minni kubbum.
• Endurstilla Release IP: Þessi IP heldur stjórnrásinni í endurstillingu þar til tækið er komið að fullu í notendaham. FPGA fullyrðir INIT_DONE úttakið til að gefa til kynna að tækið sé í notendaham. Endurstilla útgáfu IP myndar öfuga útgáfu af innra INIT_DONE merkinu til að búa til nINIT_DONE úttakið sem þú getur notað fyrir hönnunina þína. nINIT_DONE merkið er hátt þar til allt tækið fer í notendaham. Eftir að nINIT_DONE fullyrðir (lágt) er öll rökfræði í notendaham og virkar eðlilega. Þú getur notað nINIT_DONE merkið á einn af eftirfarandi leiðum:
  • Til að loka ytri eða innri endurstillingu.
  • Til að hliðra endurstillingarinntakinu til senditækisins og I/O PLLs.
  • Til að hlífa skrifinu virkjaðu hönnunarblokkir eins og innbyggða minniskubba, ástandsvél og vaktaskrár.
  • Til að keyra samstillt skrá endurstilltu inntakshöfn í hönnuninni þinni.

Hermiprófunarbekkurinn sýnir PIO hönnunina tdample og Root Port BFM til að tengja við markendapunktinn.
Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001:2015 Skráð
Mynd 1. Bálkamynd fyrir pallahönnuðinn PIO 1×16 hönnun Example Simulation Testbekkur

Mynd 2. Bálkamynd fyrir pallahönnuðinn PIO 2×8 hönnun Example Simulation Testbekkur

Prófunarforritið skrifar á og les til baka gögn frá sama stað í minni á flísinni. Það ber saman lesin gögn við væntanlega niðurstöðu. Prófið gefur til kynna, „Hermun stöðvuð vegna árangursríkrar lokunar“ ef engar villur eiga sér stað. P-Tile Avalon
Straumhönnun tdample styður eftirfarandi stillingar:

• Gen4 x16 endapunktur
• Gen3 x16 endapunktur
• Gen4 x8x8 endapunktur
• Gen3 x8x8 endapunktur

Athugið: Hermiprófunarbekkurinn fyrir PCIe x8x8 PIO hönnunina tdample er stillt fyrir einn PCIe x8 hlekk þó að raunveruleg hönnun útfærir tvo PCIe x8 hlekk.
Athugið: Þessi hönnun tdample styður aðeins sjálfgefnar stillingar í Parameter Editor á P-tile Avalon Streaming IP fyrir PCI Express.
Mynd 3. Kerfisinnihald pallahönnuðar fyrir P-Tile Avalon streymi PCI Express 1×16 PIO Design Example
Pallhönnuðurinn býr til þessa hönnun fyrir allt að Gen4 x16 afbrigði.

Mynd 4. Kerfisinnihald pallahönnuðar fyrir P-Tile Avalon streymi PCI Express 2×8 PIO Design Example
Pallhönnuðurinn býr til þessa hönnun fyrir allt að Gen4 x8x8 afbrigði.

1.2. Hagnýtur lýsing fyrir I/O Virtualization (SR-IOV) hönnun með einni rót Example
SR-IOV hönnunin tdample framkvæmir minnisflutning frá hýsilörgjörva yfir í marktæki. Það styður allt að tvo PF og 32 VF á PF.
SR-IOV hönnunin tdample býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir og safna saman í Intel Quartus Prime hugbúnaðinum. Þú getur halað niður samsettu hönnuninni á
Intel Stratix® 10 DX þróunarsett eða Intel Agilex™ þróunarsett.
Þessi hönnun tdample inniheldur eftirfarandi hluti:

• Myndað P-Tile Avalon Streaming (Avalon-ST) IP endapunktafbrigði (DUT) með breytunum sem þú tilgreindir. Þessi hluti keyrir mótteknum TLP gögnum til SR-IOV forritsins.
• SR-IOV forritið (APPS) íhluturinn, sem framkvæmir nauðsynlega þýðingu á milli PCI Express TLPs og einfalds Avalon-ST skrifar og les í flísminnið. Fyrir SR-IOV APPS íhlutinn mun minnislesinn TLP búa til frágang með gögnum.
  • Fyrir SR-IOV hönnun example með tveimur PF og 32 VF á PF, það eru 66 minnisstaðir sem hönnunin td.ampþú getur fengið aðgang. Tveir PF hafa aðgang að tveimur minnisstöðum, en 64 VFs (2 x 32) hafa aðgang að 64 minnisstöðum.
• A Endurstilla útgáfu IP.
  Hermiprófunarbekkurinn sýnir SR-IOV hönnunina tdample og Root Port BFM til að tengja við markendapunktinn.

Mynd 5. Bálkamynd fyrir pallahönnuðinn SR-IOV 1×16 Hönnun Example Simulation Testbekkur

Mynd 6. Bálkamynd fyrir pallahönnuðinn SR-IOV 2×8 Hönnun Example Simulation Testbekkur

Prófunarforritið skrifar á og les til baka gögn frá sama stað í minni á flís yfir 2 PF og 32 VF á PF. Það ber saman lesin gögn við það sem búist er við
niðurstöðu. Prófið gefur til kynna, „Hermun stöðvuð vegna árangursríkrar lokunar“ ef engar villur eiga sér stað.
SR-IOV hönnunin tdample styður eftirfarandi stillingar:

• Gen4 x16 endapunktur
• Gen3 x16 endapunktur
• Gen4 x8x8 endapunktur
• Gen3 x8x8 endapunktur

Mynd 7. Kerfisinnihald pallahönnuðar fyrir P-Tile Avalon-ST með SR-IOV fyrir PCI Express 1×16 Design Example

Mynd 8. Kerfisinnihald pallahönnuðar fyrir P-Tile Avalon-ST með SR-IOV fyrir PCI Express 2×8 Design Example

Flýtileiðarvísir

Með því að nota Intel Quartus Prime hugbúnaðinn geturðu búið til forritaða I/O (PIO) hönnun tdample fyrir Intel FPGA P-Tile Avalon-ST Hard IP fyrir PCI Express* IP kjarna. Mynduð hönnun tdample endurspeglar færibreyturnar sem þú tilgreinir. PIO fyrrverandiample flytur gögn frá hýsingargjörva yfir í marktæki. Það er hentugur fyrir lágbandbreidd forrit. Þessi hönnun tdample býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir og safna saman í Intel Quartus Prime hugbúnaðinum. Þú getur halað niður samsettu hönnuninni á FPGA þróunarráðið þitt. Til að hlaða niður í sérsniðinn vélbúnað skaltu uppfæra Intel Quartus Prime stillingarnar File (.qsf) með réttum pinnaúthlutunum . Mynd 9. Þróunarskref fyrir hönnunina Example

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001:2015 Skráð
2.1. Uppbygging skráa
Mynd 10. Skráaruppbygging fyrir myndaða hönnun Example

2.2. Búa til Hönnun Example
Mynd 11. Verklag

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum skaltu búa til nýtt verkefni (File ➤ Ný verkefnishjálp).
2. Tilgreindu möppuna, nafnið og aðaleininguna.
3. Fyrir Verkefnagerð, samþykkja sjálfgefið gildi, Tómt verkefni. Smelltu á Next.
4. Fyrir Add Files smelltu á Next.
5. Fyrir Family, Device & Board Settings undir Family, veldu Intel Agilex eða Intel Stratix 10.
6. Ef þú valdir Intel Stratix 10 í síðasta skrefi skaltu velja Stratix 10 DX í fellivalmyndinni Tæki.
7. Veldu Target Device fyrir hönnunina þína.
8. Smelltu á Ljúka.
9. Finndu og bættu við Intel P-Tile Avalon-ST Hard IP fyrir PCI Express í IP vörulistanum.
10. Í New IP Variant valmynd, tilgreindu heiti fyrir IP þinn. Smelltu á Búa til.
11. Á flipunum Top-Level Settings og PCIe* Settings, tilgreindu færibreytur fyrir IP-afbrigðið þitt. Ef þú ert að nota SR-IOV hönnunina tdample, gerðu eftirfarandi skref til að virkja SR-IOV:
    a. Á PCIe* Device flipanum undir PCIe* PCI Express / PCI Capabilities flipanum skaltu haka í reitinn Virkja margar líkamlegar aðgerðir.
    b. Á flipanum PCIe* Multifunction and SR-IOV System Settings skaltu haka í reitinn Virkja SR-IOV stuðning og tilgreina fjölda PF og VF. Fyrir x8 stillingar skaltu haka í reitina Virkja margar líkamlegar aðgerðir og Virkja SR-IOV stuðning fyrir bæði PCIe0 og PCIe1 flipa.
    c. Á PCIe* MSI-X flipanum undir PCIe* PCI Express / PCI Capabilities flipanum, virkjaðu MSI-X eiginleikann eftir þörfum.
    d. Á PCIe* Base Address Registers flipanum, virkjaðu BAR0 fyrir bæði PF og VF.
    e. Aðrar færibreytustillingar eru ekki studdar fyrir þessa hönnun, tdample.
12. Á fyrrvampá hönnunarflipanum skaltu velja eftirfarandi:
    a. Til dæmisample Hönnun Files, kveiktu á Simulation og Synthesis valkostinum.
    Ef þú þarft ekki þessa uppgerð eða myndun files, að skilja samsvarandi valmöguleika(a) eftir slökkt dregur verulega úr fyrrverandiampkynslóðartími hönnunar.
    b. Fyrir myndað HDL snið er aðeins Verilog fáanlegt í núverandi útgáfu.
    c. Fyrir Target Development Kit, veldu annað hvort Intel Stratix 10 DX P-Tile ES1 FPGA þróunarsett, Intel Stratix 10 DX P-Tile Production FPGA þróunarsett eða Intel Agilex F-Series P-Tile ES0 FPGA þróunarsett.
    13. Veldu Búa til tdample Hönnun til að búa til hönnun tdample sem þú getur hermt eftir og hlaðið niður í vélbúnað. Ef þú velur eitt af P-Tile þróunarborðunum, skrifar tækið á því borði yfir tækið sem áður var valið í Intel Quartus Prime verkefninu ef tækin eru önnur. Þegar hvetja biður þig um að tilgreina möppuna fyrir fyrrverandi þinnampmeð hönnuninni geturðu samþykkt sjálfgefna möppuna, ./intel_pcie_ptile_ast_0_example_design, eða veldu aðra möppu.
    Mynd 12. Example Designs Tab
    
13. Smelltu á Ljúka. Þú gætir vistað .ip file þegar beðið er um það, en það er ekki nauðsynlegt að geta notað fyrrverandiamphönnun.
14. Opnaðu fyrrvample hönnunarverkefni.
15. Settu saman fyrrverandiample hönnunarverkefni til að búa til .sof file fyrir heilt fyrrvample hönnun. Þetta file er það sem þú halar niður á borð til að framkvæma sannprófun á vélbúnaði.
16. Lokaðu fyrrverandi þinniample hönnunarverkefni.
    Athugaðu að þú getur ekki breytt PCIe pinnaúthlutunum í Intel Quartus Prime verkefninu. Hins vegar, til að auðvelda PCB vegvísun, geturðu nýtt þértage af akreinumsnúningi og pólunarsnúningseiginleikum sem studd eru af þessari IP.

2.3. Hermir eftir hönnun Example
Uppgerð uppgerðarinnar felur í sér notkun á Root Port Bus Functional Model (BFM) til að nota P-tile Avalon Streaming IP fyrir PCIe (DUT) eins og sýnt er á eftirfarandi
mynd.
Mynd 13. PIO hönnun Example Simulation Testbekkur

Fyrir frekari upplýsingar um prófunarbekkinn og einingarnar í honum, sjá Prófbekkur á blaðsíðu 15.
Eftirfarandi flæðirit sýnir skrefin til að líkja eftir hönnuninni tdample:
Mynd 14. Málsmeðferð

1.  Breyttu í prófunarbekkshermskrána, / pcie_ed_tb/pcie_ed_tb/sim/ /hermir.
2. Keyrðu hermiforritið fyrir hermir að eigin vali. Sjá töfluna hér að neðan.
3. Greindu niðurstöðurnar.

Athugið: P-Tile styður ekki samhliða PIPE uppgerð.
Tafla 1. Skref til að keyra uppgerð

Hermir	Vinnuskrá	Leiðbeiningar
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Kallaðu á vsim (með því að slá inn vsim, sem kemur upp stjórnborðsglugga þar sem þú getur keyrt eftirfarandi skipanir). 2. gerðu msim_setup.tcl Athugið: Að öðrum kosti, í stað þess að gera skref 1 og 2, geturðu skrifað: vsim -c -do msim_setup.tcl. 3. ld_debug 4. hlaupa -allt 5. Vel heppnuð uppgerð endar með eftirfarandi skilaboðum, "Hermun stöðvuð vegna árangursríkrar afgreiðslu!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Sláðu inn sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
áfram…

Hermir	Vinnuskrá	Leiðbeiningar
		Athugið: Skipunin hér að ofan er einlínu skipun. 2. Vel heppnuð uppgerð endar með eftirfarandi skilaboðum, "Hermun stöðvuð vegna árangursríkrar afgreiðslu!" Athugið: Til að keyra uppgerð í gagnvirkri stillingu, notaðu eftirfarandi skref: (ef þú hefur þegar búið til simv keyrslu í ógagnvirkri ham skaltu eyða simv og simv.diadir) 1. Opnaðu vcs_setup.sh file og bættu kembiforriti við VCS skipunina: vcs -debug_access+r 2. Taktu saman hönnunina tdample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Byrjaðu uppgerðina í gagnvirkum ham: simv -gui &

Þessi prófunarbekkur líkir eftir allt að Gen4 x16 afbrigði.
Eftirlíkingin greinir frá, "Hermun stöðvuð vegna árangursríkrar framkvæmdar" ef engar villur eiga sér stað.
2.3.1. Prófbekkur
Prófbekkurinn notar prufuökumannseiningu, altpcietb_bfm_rp_gen4_x16.sv, til að hefja stillingar og minnisviðskipti. Við ræsingu sýnir prófunarökumannseiningin upplýsingar úr rótarhöfn og endapunktastillingarrýmisskrám, svo að þú getir tengt við færibreyturnar sem þú tilgreindir með því að nota færibreytuforritið.
FyrrverandiampLe hönnun og prófunarbekkur eru framleidd á kraftmikinn hátt byggt á uppsetningunni sem þú velur fyrir P-Tile IP fyrir PCIe. Prófbekkurinn notar færibreyturnar sem þú tilgreinir í Parameter Editor í Intel Quartus Prime. Þessi prófunarbekkur líkir eftir allt að ×16 PCI Express hlekk með því að nota PCI Express raðviðmótið. Prófbekkshönnunin gerir kleift að líkja eftir fleiri en einum PCI Express hlekk í einu. Eftirfarandi mynd sýnir hátt stig view af PIO hönnuninni tdample.
Mynd 15. PIO hönnun Example Simulation Testbekkur

Efsta stig prófunarbekksins sýnir eftirfarandi aðaleiningar:

• altpcietb_bfm_rp_gen4x16.sv — Þetta er Root Port PCIe BFM.
  //Slóð á skráarskrá
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Þetta er endapunktshönnunin með breytunum sem þú tilgreinir.
  //Slóð á skráarskrá
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Þessi eining er markmið og frumkvöðull viðskipta fyrir PIO hönnunina fyrrverandiample.
  //Slóð á skráarskrá
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Þessi eining er markmið og frumkvöðull viðskipta fyrir SR-IOV hönnun fyrrverandiample.
  //Slóð á skráarskrá
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Mynd 16. SR-IOV hönnun Example Simulation Testbekkur

Að auki hefur prófunarbekkurinn venjur sem framkvæma eftirfarandi verkefni:

• Myndar viðmiðunarklukkuna fyrir endapunktinn á nauðsynlegri tíðni.
• Veitir PCI Express endurstillingu við ræsingu.

Fyrir frekari upplýsingar um Root Port BFM, skoðaðu TestBench kafla Intel FPGA P-Tile Avalon streymi IP fyrir PCI Express notendahandbók.
Tengdar upplýsingar
Intel FPGA P-Tile Avalon streymi IP fyrir PCI Express notendahandbók
2.3.1.1. Prófa bílstjóri mát
Prófunarökumannseiningin, intel_pcie_ptile_tbed_hwtcl.v, sýnir toppstigið BFM,altpcietb_bfm_top_rp.v.
BFM á efsta stigi lýkur eftirfarandi verkefnum:

1. Sýnir ökumann og skjá.
2. Staðfestir Root Port BFM.
3. Staðfestir raðviðmótið.

Stillingareiningin, altpcietb_g3bfm_configure.v, framkvæmir eftirfarandi verkefni:

1. Stillir og úthlutar BAR.
2. Stillir rótarhöfn og endapunkt.
3. Sýnir alhliða stillingarrými, BAR, MSI, MSI-X og AER stillingar.

2.3.1.2. PIO hönnun Exampprófbekkur

Myndin hér að neðan sýnir PIO hönnunina tdample uppgerð hönnunar stigveldi. Prófin fyrir PIO hönnunina tdample eru skilgreind með apps_type_hwtcl færibreytunni stillt á
3. Prófin sem keyrð eru undir þessu færibreytugildi eru skilgreind í ebfm_cfg_rp_ep_rootport, find_mem_bar og downstream_loop.
Mynd 17. PIO Design Example Simulation Design Hierarchy

Prófbekkurinn byrjar með hlekkþjálfun og fær síðan aðgang að stillingarrými IP til upptalningar. Verk sem kallast downstream_loop (skilgreint í rótarhöfninni
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) framkvæmir síðan PCIe tengiprófið. Þetta próf samanstendur af eftirfarandi skrefum:

1. Gefðu út minnisskrifskipun til að skrifa eitt dorð af gögnum inn á flísminnið á bak við endapunktinn.
2. Gefðu út minnislestraskipun til að lesa til baka gögn úr innbyggðum minni.
3. Berðu lesgögnin saman við skrifgögnin. Ef þau passa saman telur prófið þetta sem Pass.
4. Endurtaktu skref 1, 2 og 3 í 10 endurtekningar.

Fyrsta minningarskrifin eiga sér stað í kringum 219 okkur. Það er fylgt eftir með minni lesið á Avalon-ST RX tengi P-tile Hard IP fyrir PCIe. Lokunar TLP birtist stuttu eftir minni lestrarbeiðni í Avalon-ST TX viðmótinu.
2.3.1.3. SR-IOV hönnun Exampprófbekkur
Myndin hér að neðan sýnir SR-IOV hönnunina tdample uppgerð hönnunar stigveldi. Prófin fyrir SR-IOV hönnunina tdampLe eru gerðar með verkefninu sem kallast sriov_test,
sem er skilgreint í altpcietb_bfm_cfbp.sv.
Mynd 18. SR-IOV hönnun Example Simulation Design Hierarchy

SR-IOV prófunarbekkurinn styður allt að tvær líkamlegar aðgerðir (PF) og 32 sýndaraðgerðir (VF) á hvern PF.
Prófbekkurinn byrjar með hlekkþjálfun og fær síðan aðgang að stillingarrými IP til upptalningar. Eftir það framkvæmir það eftirfarandi skref:

1. Sendu minnisskrifabeiðni til PF fylgt eftir með minnislestribeiðni til að lesa aftur sömu gögn til samanburðar. Ef lesgögnin passa við skrifgögnin eru þau það
   a Pass. Þetta próf er framkvæmt af verkefninu sem kallast my_test (skilgreint í altpcietb_bfm_cfbp.v). Þetta próf er endurtekið tvisvar fyrir hvern PF.
2. Sendu minnisskrifabeiðni til VF fylgt eftir með minnislestribeiðni til að lesa aftur sömu gögn til samanburðar. Ef lesgögnin passa við skrifgögnin eru þau það
   a Pass. Þetta próf er framkvæmt af verkefninu sem kallast cfbp_target_test (skilgreint í altpcietb_bfm_cfbp.v). Þetta próf er endurtekið fyrir hvern VF.

Fyrsta minningarskrifin eiga sér stað í kringum 263 okkur. Það er fylgt eftir með minni sem lesið er á Avalon-ST RX tengi PF0 á P-tile Hard IP fyrir PCIe. Lokunar TLP birtist stuttu eftir minni lestrarbeiðni í Avalon-ST TX viðmótinu.
2.4. Að setja saman hönnunarfrvample

1. Siglaðu til /intel_pcie_ptile_ast_0_example_design/ og opnaðu pcie_ed.qpf.
2. Ef þú velur annað hvort af eftirfarandi þróunarsettum eru VID-tengdar stillingar innifalinn í .qsf file af mynduðu hönnuninni tdample, og þú þarft ekki að bæta þeim við handvirkt. Athugaðu að þessar stillingar eru sérstakar fyrir borð.
   • Intel Stratix 10 DX P-Tile ES1 FPGA þróunarsett
   • Intel Stratix 10 DX P-Tile Production FPGA þróunarsett
   • Intel Agilex F-Series P-Tile ES0 FPGA þróunarsett
3. Í Vinnsluvalmyndinni skaltu velja Start Compilation.

2.5. Að setja upp Linux Kernel Driver

Áður en þú getur prófað hönnunina tdample í vélbúnaði, þú verður að setja upp Linux kjarnann
bílstjóri. Þú getur notað þennan rekil til að framkvæma eftirfarandi prófanir:
• PCIe tengipróf sem framkvæmir 100 skrif og lestur
• Minnisrými DWORD
les og skrifar
• Stillingarrými DWORD les og skrifar
(1)
Að auki geturðu notað ökumanninn til að breyta gildi eftirfarandi færibreyta:
• BAR sem verið er að nota
• Valið tæki (með því að tilgreina strætó, tæki og virkni (BDF) númer fyrir
tækið)
Ljúktu við eftirfarandi skrefum til að setja upp kjarnarekla:

1. Farðu í ./software/kernel/linux undir example hönnun kynslóð skrá.
2. Breyttu heimildum fyrir uppsetningu, hlaða og afferma files:
   $ chmod 777 setja hlaða afferma
3. Settu upp bílstjórann:
   $ sudo ./install
4. Staðfestu uppsetningu ökumanns:
   $ lsmod | grep intel_fpga_pcie_drv
   Áætluð niðurstaða:
   intel_fpga_pcie_drv 17792 0
5. Staðfestu að Linux þekki PCIe hönnunina tdample:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Athugið: Ef þú hefur breytt auðkenni lánardrottins skaltu skipta út nýju auðkenni lánardrottins fyrir Intel
   Auðkenni lánardrottins í þessari skipun.
   Áætluð niðurstaða:
   Kernel driver í notkun: intel_fpga_pcie_drv

2.6. Keyrir Hönnun Example
Hér eru prófunaraðgerðirnar sem þú getur framkvæmt á P-Tile Avalon-ST PCIe hönnuninni tdamples:

1. Í þessari notendahandbók hafa hugtökin orð, DWORD og QWORD sömu merkingu og þau hafa í PCI Express grunnforskriftinni. Orð er 16 bita, DWORD er 32 bita og QWORD er 64 bita.

Tafla 2. Prófunaraðgerðir studdar af P-Tile Avalon-ST PCIe hönnun Examples

Aðgerðir	Áskilið BAR	Stuðningur af P-Tile Avalon-ST PCIe Design Example
0: Tenglapróf – 100 skrifa og lesa	0	Já
1: Skrifaðu minnisrými	0	Já
2: Lestu minnisrými	0	Já
3: Skrifaðu stillingarrými	N/A	Já
4: Lestu stillingarrými	N/A	Já
5: Breyttu BAR	N/A	Já
6: Skiptu um tæki	N/A	Já
7: Virkja SR-IOV	N/A	Já (*)
8: Gerðu tenglapróf fyrir hverja virka sýndaraðgerð sem tilheyrir núverandi tæki	N/A	Já (*)
9: Framkvæma DMA	N/A	Nei
10: Hætta forriti	N/A	Já

Athugið: (*) Þessar prófunaraðgerðir eru aðeins tiltækar þegar SR-IOV hönnunin tdample er valið.
2.6.1. Keyrir PIO Design Example

1. Farðu í ./software/user/example undir hönnun example skrá.
2. Taktu saman hönnunina tdampumsókn:
   $ gera
3. Keyra prófið:
   $ sudo ./intel_fpga_pcie_link_test
   Þú getur keyrt Intel FPGA IP PCIe hlekkprófið í handvirkri eða sjálfvirkri stillingu. Velja um:
   • Í sjálfvirkri stillingu velur forritið tækið sjálfkrafa. Prófið velur Intel PCIe tækið með lægsta BDF með því að passa við auðkenni söluaðila.
   Prófið velur einnig lægstu fáanlegu BAR.
   • Í handvirkri stillingu spyr prófið þig um rútu-, tæki- og aðgerðanúmerið og BAR.
   Fyrir Intel Stratix 10 DX eða Intel Agilex þróunarsettið geturðu ákvarðað
   BDF með því að slá inn eftirfarandi skipun:
   $ lspci -d 1172:
   4. Hér eru sample afrit fyrir sjálfvirka og handvirka stillingu:
   Sjálfvirk stilling:

Handvirk stilling:

Tengdar upplýsingar
PCIe Link Inspector yfirview
Notaðu PCIe Link Inspector til að fylgjast með hlekknum á Physical, Data Link og Transaction Layers.
2.6.2. Keyrir SR-IOV Design Example

Hér eru skrefin til að prófa SR-IOV hönnunina tdample á vélbúnaði:

1. Keyrðu Intel FPGA IP PCIe tengiprófið með því að keyra sudo ./
   intel_fpga_pcie_link_test skipunina og veldu síðan valkostinn 1:
   Veldu tæki handvirkt.
2. Sláðu inn BDF efnisaðgerðarinnar sem sýndaraðgerðunum er úthlutað fyrir.
3. Sláðu inn BAR „0“ til að halda áfram í prófunarvalmyndina.
4. Sláðu inn valmöguleika 7 til að virkja SR-IOV fyrir núverandi tæki.
5. Sláðu inn fjölda sýndaraðgerða sem á að virkja fyrir núverandi tæki.
   
6. Sláðu inn valmöguleika 8 til að framkvæma tenglapróf fyrir hverja virka sýndaraðgerð sem úthlutað er fyrir líkamlega aðgerðina. Tengilprófunarforritið mun gera 100 minnisskrif með einu dorði af gögnum hvert og lesa síðan gögnin til baka til að athuga. Forritið mun prenta fjölda sýndaraðgerða sem féllu í hlekkprófinu í lok prófunar.
   7. Í nýrri flugstöð skaltu keyra lspci –d 1172: | grep -c „Altera“ skipun til að staðfesta upptalningu á PF og VF. Væntanleg niðurstaða er summan af fjölda líkamlegra aðgerða og fjölda sýndaraðgerða.

P-tile Avalon Streaming IP fyrir PCI Express hönnun

Example User Guide Archives

Intel Quartus Prime útgáfa	Notendahandbók
21.2	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók
20.3	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók
20.2	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók
20.1	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók
19.4	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók
19.1.1	P-tile Avalon Streaming IP fyrir PCI Express Design Example Notendahandbók

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO
9001:2015
Skráður

Endurskoðunarsaga skjala fyrir Intel P-Tile Avalon

Straumspilunarharður IP fyrir PCIe Design Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.10.04	21.3	6.0.0	Breytti studdum stillingum fyrir SR-IOV hönnunina tdampLe frá Gen3 x16 EP og Gen4 x16 EP til Gen3 x8 EP og Gen4 x8 EP í hagnýtri lýsingu fyrir Single Root I/O Virtualization (SR-IOV) hönnun Ex.ample kafla. Bætti stuðningi við Intel Stratix 10 DX P-tile Production FPGA þróunarsettið við Generating the Design Example kafla.
2021.07.01	21.2	5.0.0	Fjarlægði hermibylgjuformin fyrir PIO og SR-IOV hönnunina tdamples úr kaflanum Simulating the Design Example. Uppfærði skipunina til að birta BDF í hlutanum Keyrir PIO Design Example.
2020.10.05	20.3	3.1.0	Fjarlægði skráningarhlutann síðan Avalon Streaming hönnunin tdamples hafa enga eftirlitsskrá.
2020.07.10	20.2	3.0.0	Bætt við hermibylgjuformum, lýsingum á próftilvikum og lýsingum á prófunarniðurstöðum fyrir hönnunina tdamples. Bætti hermileiðbeiningum fyrir ModelSim hermir við Simulating the Design Example kafla.
2020.05.07	20.1	2.0.0	Uppfærði skjaltitilinn í Intel FPGA P-Tile Avalon streymandi IP fyrir PCI Express Design Example Notendahandbók til að uppfylla nýjar lagalegar nafnaleiðbeiningar. Uppfærði VCS gagnvirka stillingarhermiskipunina.
2019.12.16	19.4	1.1.0	Bætt við SR-IOV hönnun examplýsingin.
2019.11.13	19.3	1.0.0	Bætti Gen4 x8 endapunkti og Gen3 x8 endapunkti við listann yfir studdar stillingar.
2019.05.03	19.1.1	1.0.0	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO
9001:2015
Skráður

Netútgáfa
Sendu athugasemdir
ID: 683038
UG-20234
Útgáfa: 2021.10.04

Skjöl / auðlindir

intel FPGA P-Tile Avalon Streaming IP fyrir PCI Express Design Example [pdfNotendahandbók FPGA P-Tile, Avalon Streaming IP fyrir PCI Express Design Example, FPGA P-Tile Avalon Streaming IP fyrir PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Heimildir

• Notendahandbók