GPIO Intel® FPGA IP notendahandbók

---

Intel® Arria® 10 og Intel® Cyclone® 10 GX tæki

Uppfært fyrir Intel® Quartus® Prime Design Suite: 21.2
IP útgáfa: 20.0.0

Netútgáfa                                                               auðkenni: 683136
Sendu athugasemdir             ug-altera_gpio            Útgáfa: 2021.07.15

---

GPIO Intel® FPGA IP kjarninn styður almenna I/O (GPIO) eiginleika og íhluti. Þú getur notað GPIO í almennum forritum sem eru ekki sértæk fyrir senditæki, minnisviðmót eða LVDS.

GPIO IP kjarninn er aðeins fáanlegur fyrir Intel Arria® 10 og Intel Cyclone® 10 GX tæki. Ef þú ert að flytja hönnun frá Stratix® V, Arria V eða Cyclone V tækjum verður þú að flytja ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eða ALTIOBUF IP kjarnana.

Tengdar upplýsingar

• IP flutningsflæði fyrir Arria V, Cyclone V og Stratix V tæki á síðu 22
• Intel Stratix 10 I/O útfærsluleiðbeiningar
  Veitir GPIOIP kjarna notendahandbók fyrir Intel Stratix 10 tæki.
• Kynning á Intel FPGA IP kjarna
  Veitir almennar upplýsingar um alla Intel FPGA IP kjarna, þar á meðal breytustillingu, myndun, uppfærslu og eftirlíkingu af IP kjarna.
• Að búa til útgáfuóháð IP og Qsys uppgerð forskriftir
  Búðu til hermiforskriftir sem þurfa ekki handvirkar uppfærslur fyrir uppfærslu hugbúnaðar eða IP útgáfu.
• Bestu starfsvenjur verkefnastjórnunar
  Leiðbeiningar um skilvirka stjórnun og færanleika verkefnis þíns og IP files.
• GPIO Intel FPGA IP User Guide Archives á síðu 24
  Veitir lista yfir notendahandbækur fyrir fyrri útgáfur af GPIO IP kjarnanum.
• Double Data Rate I/O (ALTDDIO_IN, ALTDDIO_OUT og ALTDDIO_BIDIR) IP kjarna notendahandbók
• I/O Buffer (ALTIOBUF) IP Core notendahandbók

Útgáfuupplýsingar fyrir GPIO Intel FPGA IP

Intel FPGA IP útgáfur passa við Intel Quartus® Prime Design Suite hugbúnaðarútgáfur þar til v19.1. Byrjar í Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2, Intel FPGA IP er með nýtt útgáfukerfi.

---

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

ISO 9001:2015 Skráð

Intel FPGA IP útgáfu (XYZ) númerið getur breyst með hverri Intel Quartus Prime hugbúnaðarútgáfu. Breyting á:

• X gefur til kynna meiriháttar endurskoðun á IP. Ef þú uppfærir Intel Quartus Prime hugbúnaðinn verður þú að endurskapa IP.
• Y gefur til kynna að IP-talan inniheldur nýja eiginleika. Endurskapaðu IP-töluna þína til að innihalda þessa nýju eiginleika.
• Z gefur til kynna að IP-talan inniheldur smávægilegar breytingar. Endurskapaðu IP-töluna þína til að innihalda þessar breytingar.

Tafla 1. Upplýsingar um núverandi útgáfu GPIO Intel FPGA IP Core

Atriði	Lýsing
IP útgáfa	20.0.0
Intel Quartus Prime útgáfa	21.2
Útgáfudagur	2021.06.23

GPIO Intel FPGA IP eiginleikar

GPIO IP kjarninn inniheldur eiginleika til að styðja I/O blokkir tækisins. Þú getur notað Intel Quartus Prime færibreytu ritstjóra til að stilla GPIO IP kjarna.

GPIO IP kjarninn veitir þessa hluti:

• Tvöfaldur gagnahraði inntak/úttak (DDIO) — stafrænn íhlutur sem tvöfaldar eða helmingar gagnahraða samskiptarásar.
• Seinkakeðjur—stilla seinkunarkeðjur til að framkvæma sérstaka töf og aðstoða við lokun I/O tímasetningar.
• I/O biðminni—tengdu púðana við FPGA.

GPIO Intel FPGA IP gagnaleiðir

Mynd 1. High-Level View af Single-Ended GPIO

Tafla 2. GPIO IP Core Data Path Modes

Gagnaslóð	Skráningarhamur
	Hjáleið	Einföld skráning	DDR I/O
			Fullt verð	Hálfgengi
Inntak	Gögn fara frá seinkunarhlutanum til kjarnans og fara framhjá öllum I/O (DDIO) gagnahraða.	DDIO með fullri hraða virkar sem einföld skrá, framhjá hálfhraða DDIO. Smiðurinn velur hvort hann pakki skránni inn í I/O eða innleiðir skrána í kjarnanum, allt eftir svæði og tímasetningu.	DDIO á fullu gjaldi starfar eins og venjulegur DDIO og fer framhjá hálfgengis DDIO.	DDIO á fullu gjaldi starfar sem venjulegur DDIO. Hálfgengis DDIO-tækin umbreyta fullhraðagögnum í hálfgengisgögn.
Framleiðsla	Gögn fara frá kjarnanum beint í seinkunaþáttinn og fara framhjá öllum DDIO.	DDIO með fullri hraða virkar sem einföld skrá, framhjá hálfhraða DDIO. Smiðurinn velur hvort hann pakki skránni inn í I/O eða innleiðir skrána í kjarnanum, allt eftir svæði og tímasetningu.	DDIO á fullu gjaldi starfar eins og venjulegur DDIO og fer framhjá hálfgengis DDIO.	DDIO á fullu gjaldi starfar sem venjulegur DDIO. Hálfgengis DDIO-tækin umbreyta fullhraðagögnum í hálfgengisgögn.
Tvíátta	Úttaksbuffið knýr bæði útgangspinna og inntaksbuffi.	DDIO á fullu gjaldi starfar sem einföld skrá. Úttaksbuffið knýr bæði útgangspinna og inntaksbuffi.	DDIO á fullu gjaldi starfar sem venjulegur DDIO. Úttaksbuffið knýr bæði útgangspinna og inntaksbuffi. Inntaksbuffið knýr sett af þremur flip-flops.	DDIO á fullu gjaldi starfar sem venjulegur DDIO. Hálfgengis DDIO-tækin umbreyta fullhraðagögnum í hálfhraða. Úttaksbuffið knýr bæði útgangspinna og inntaksbuffi. Inntaksbuffið knýr sett af þremur flip-flops.

Ef þú notar ósamstillt skýr og forstillt merki, deila öll DDIO þessi sömu merki.

Hálfhraða og fullhraði DDIO tengist aðskildum klukkum. Þegar þú notar hálfhraða og fullhraða DDIO, verður fullhraðaklukkan að keyra á tvöfaldri tíðni á hálfhraða. Þú getur notað mismunandi fasasambönd til að uppfylla tímasetningarkröfur.

Tengdar upplýsingar
Inntaks- og úttaksrútur háir og lágir bitar á síðu 12

Inntaksslóð

Púðinn sendir gögn í inntaksbiðminnið og inntaksbiðminnið nærir seinkunarþáttinn. Eftir að gögnin fara í úttak seinkunareiningarinnar, velja forritanlegu framhjáveitufjölbreytileikara eiginleika og slóða sem á að nota. Hver inntaksslóð inniheldur tvær s.tages af DDIO, sem eru á fullu og hálfu.

Mynd 2. Einfölduð View af Single-Ended GPIO Input Path

1. Púðinn tekur við gögnum.
2. DDIO IN (1) fangar gögn um hækkandi og lækkandi brúnir ck_fr og sendir gögnin, merki (A) og (B) á eftirfarandi bylgjumynd, á einum gagnahraða.
3. DDIO IN (2) og DDIO IN (3) helminga gagnahraðann.
4. dout[3:0] sýnir gögnin sem strætó á hálfum gjaldskrá.

Mynd 3. Input Path Waveform í DDIO ham með hálfhraða umbreytingu

Í þessari mynd fara gögnin frá klukku á fullum hraða á tvöföldum gagnahraða í hálfhraða klukku á einum gagnahraða. Gagnahraðanum er deilt með fjórum og strætóstærð aukin um sama hlutfall. Heildarafköst í gegnum GPIO IP kjarna helst óbreytt.

Raunverulegt tímasetningarsamband milli mismunandi merkja getur verið mismunandi eftir tiltekinni hönnun, töfum og áföngum sem þú velur fyrir fullhraða og hálfhraða klukkur.

Athugið: GPIO IP kjarninn styður ekki kraftmikla kvörðun tvíátta pinna. Fyrir forrit sem krefjast kraftmikillar kvörðunar tvíátta pinna, vísa til tengdra upplýsinga.

Tengdar upplýsingar

• PHY Lite fyrir samhliða tengi Intel FPGA IP Core notendahandbók: Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki
  Veitir frekari upplýsingar fyrir forrit sem krefjast kraftmikilla OCT fyrir tvíátta pinna.
• Úttak og úttak virkja slóðir á síðu 7

Úttak og úttak virkja slóðir

Úttakseiningin sendir gögn til púðans í gegnum úttaksbuffið.

Hver úttaksslóð inniheldur tvær stages af DDIO, sem eru með hálfu og fullu gjaldi.

Mynd 4. Einfölduð View af Single-Ended GPIO Output Path

Mynd 5. Úttaksslóð bylgjuform í DDIO ham með hálfhraða umbreytingu

Mynd 6. Einfölduð View af Output Enable Path

Munurinn á úttaksleiðinni og framleiðsluleiðinni (OE) er sá að OE-slóðin inniheldur ekki DDIO með fullum hraða. Til að styðja við útfærslur á pakkaðri skrá í OE slóðinni, virkar einföld skrá sem DDIO með fullri hraða. Af sömu ástæðu er aðeins einn DDIO með hálfvirði.

OE leiðin starfar í eftirfarandi þremur grundvallaraðferðum:

• Hjáleiða — kjarninn sendir gögn beint til seinkunarþáttarins og framhjá öllum DDIO.
• Pökkuð skrá - framhjá hálfgengis DDIO.
• SDR framleiðsla á hálfhraða—hálfgengis DDIOs umbreyta gögnum úr fullum hraða í hálfhraða.

Athugið: GPIO IP kjarninn styður ekki kraftmikla kvörðun tvíátta pinna. Fyrir forrit sem krefjast kraftmikillar kvörðunar tvíátta pinna, vísa til tengdra upplýsinga.

Tengdar upplýsingar

• PHY Lite fyrir samhliða tengi Intel FPGA IP Core notendahandbók: Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki
  Veitir frekari upplýsingar fyrir forrit sem krefjast kraftmikilla OCT fyrir tvíátta pinna.
• Inntaksslóð á síðu 5

GPIO Intel FPGA IP tengimerki

Það fer eftir breytustillingum sem þú tilgreinir, mismunandi viðmótsmerki eru fáanleg fyrir GPIO IP kjarnann.

Mynd 7. GPIO IP kjarnatengi

Mynd 8. GPIO tengimerki

Tafla 3. Púðaviðmótsmerki

Púðaviðmótið er líkamleg tenging frá GPIO IP kjarna til púðans. Þetta viðmót getur verið inntak, úttak eða tvíátta viðmót, allt eftir IP kjarna uppsetningu. Í þessari töflu er SIZE gagnabreiddin sem tilgreind er í ritstjóra IP kjarna færibreytu.

Merkisheiti	Stefna	Lýsing
pad_in[SIZE-1:0]	Inntak	Inntaksmerki frá púðanum.
pad_in_b[SIZE-1:0]	Inntak	Neikvæð hnútur mismunadrifsinntaksmerkis frá púðanum. Þessi höfn er tiltæk ef þú kveikir á Notaðu mismunadrif valmöguleika.
pad_out[SIZE-1:0]	Framleiðsla	Úttaksmerki til púðans.
pad_out_b[SIZE-1:0]	Framleiðsla	Neikvæð hnútur mismunadrifsúttaksmerkisins á púðann. Þessi höfn er tiltæk ef þú kveikir á Notaðu mismunadrif valmöguleika.
pad_io[SIZE-1:0]	Tvíátta	Tvíátta merkjatenging við púðann.
pad_io_b[SIZE-1:0]	Tvíátta	Neikvæð hnútur mismunadrifs tvíátta merkjatengingar við púðann. Þessi höfn er tiltæk ef þú kveikir á Notaðu mismunadrif valmöguleika.

Tafla 4. Gagnaviðmótsmerki

Gagnaviðmótið er inntaks- eða úttaksviðmót frá GPIO IP kjarna til FPGA kjarna. Í þessari töflu er SIZE gagnabreiddin sem tilgreind er í ritstjóra IP kjarna færibreytu.

Merkisheiti	Stefna	Lýsing
din[DATA_SIZE-1:0]	Inntak	Gagnainntak frá FPGA kjarna í úttaks- eða tvíátta ham. DATA_SIZE fer eftir skráningarhamnum: Framhjá eða einföld skrá — DATA_SIZE = SIZE DDIO án hálfhraða rökfræði—DATA_SIZE = 2 × STÆRÐ DDIO með hálfhraða rökfræði—DATA_SIZE = 4 × STÆRÐ
dout[DATA_SIZE-1:0]	Framleiðsla	Gagnaúttak til FPGA kjarna í inntaks- eða tvíátta ham, DATA_SIZE fer eftir skráningarhamnum: Framhjá eða einföld skrá — DATA_SIZE = SIZE DDIO án hálfhraða rökfræði—DATA_SIZE = 2 × STÆRÐ DDIO með hálfhraða rökfræði—DATA_SIZE = 4 × STÆRÐ
oe[OE_SIZE-1:0]	Inntak	OE inntak frá FPGA kjarna í úttaksham með Virkja úttak virkja höfn kveikt á, eða tvíátta stillingu. OE er virkur hátt. Þegar þú sendir gögn skaltu stilla þetta merki á 1. Þegar þú tekur á móti gögnum skaltu stilla þetta merki á 0. OE_SIZE fer eftir skráningarhamnum: Framhjá eða einföld skrá — DATA_SIZE = SIZE DDIO án hálfhraða rökfræði—DATA_SIZE = SIZE DDIO með hálfhraða rökfræði—DATA_SIZE = 2 × STÆRÐ

Tafla 5. Klukkuviðmótsmerki

Klukkuviðmótið er inntaksklukkuviðmót. Það samanstendur af mismunandi merkjum, allt eftir uppsetningu. GPIO IP kjarninn getur haft núll, einn, tvo eða fjóra klukkuinntak. Klukkuportar birtast öðruvísi í mismunandi stillingum til að endurspegla raunverulega virkni sem klukkumerkið framkvæmir.

Merkisheiti	Stefna	Lýsing
ck	Inntak	Í inntaks- og úttaksleiðum nærir þessi klukka pakkaða skrá eða DDIO ef þú slekkur á Half Rate rökfræði breytu. Í tvíátta stillingu er þessi klukka hin einstaka klukka fyrir inntaks- og úttaksleiðir ef þú slekkur á Aðskildar inntaks-/úttaksklukkur breytu.
ck_fr	Inntak	Í inntaks- og úttaksleiðum fæða þessar klukkur fullhraða og hálfhraða DDIO ef þú kveikir á Half Rate rökfræði breytu. Í tvíátta stillingu nota inntaks- og úttaksleiðirnar þessar klukkur ef þú slekkur á Aðskildar inntaks-/úttaksklukkur breytu.
ck_klst
ck_in	Inntak	Í tvíátta ham, fæða þessar klukkur pakkaða skrá eða DDIO í inntaks- og úttaksleiðum ef þú tilgreinir báðar þessar stillingar: Slökktu á Half Rate rökfræði breytu. Kveiktu á Aðskildar inntaks-/úttaksklukkur breytu.
ck_out
ck_fr_in	Inntak	Í tvíátta stillingu gefa þessar klukkur fullhraða og hálfhraða DDIOS í inntaks- og úttaksleiðum ef þú tilgreinir báðar þessar stillingar Kveiktu á Half Rate rökfræði breytu. Kveiktu á Aðskildar inntaks-/úttaksklukkur breytu. Til dæmisample, ck_fr_out fóðrar fullhraða DDIO í úttaksleiðinni.
ck_fr_out
ck_hr_in
ck_hr_out
CK til	Inntak	Klukka virkja.

Tafla 6. Uppsagnarviðmótsmerki

Lúkunarviðmótið tengir GPIO IP kjarna við I/O biðminni.

Merkisheiti	Stefna	Lýsing
raðlokunarstýring	Inntak	Inntak frá stöðvunarstýringarblokkinni (OCT) í biðminni. Það stillir viðnámsgildi biðminni röð.
samhliða stöðvunarstjórnun	Inntak	Inntak frá stöðvunarstýringarblokkinni (OCT) í biðminni. Það stillir samhliða viðnámsgildi biðminni.

Tafla 7. Endurstilla tengimerki

Endurstillingarviðmótið tengir GPIO IP kjarna við DDIO.

Merkisheiti	Stefna	Lýsing
sclr	Inntak	Samstilltur skýr inntak. Ekki í boði ef þú virkjar sset.
aclr	Inntak	Ósamstilltur skýr inntak. Virkur hár. Ekki í boði ef þú virkjar aset.
eign	Inntak	Ósamstilltur inntak. Virkur hár. Ekki í boði ef þú virkjar aclr.
sett	Inntak	Samstillt sett inntak. Ekki í boði ef þú virkjar sclr.

Tengdar upplýsingar
Inntaks- og úttaksrútur háir og lágir bitar á síðu 12

Sameiginleg merki

• Inntaks-, úttaks- og OE-leiðirnar deila sömu skýru og forstilltu merkjunum.
• Úttakið og OE leiðin deila sömu klukkumerkjum.

Gagnabitaröð fyrir gagnaviðmót

Mynd 9. Gagnabitaröðunarsamþykkt

Þessi mynd sýnir bitaröðunarsamkomulagið fyrir din, dout og oe gagnamerkin.

• Ef stærð gagnastærðar er SIZE er LSB lengst til hægri.
• Ef stærð gagnastærðargildisins er 2 × STÆRÐ er rútan úr tveimur orðum STÆRÐ .
• Ef stærð gagna strætó stærð gildi 4 × STÆRÐ, strætó er úr fjórum orðum STÆRÐ.
• LSB er lengst til hægri við hvert orð.
• Orðið lengst til hægri tilgreinir fyrsta orðið sem fer út fyrir úttaksrútur og fyrsta orðið sem kemur inn fyrir inntaksrútur.

Tengdar upplýsingar
Inntaksslóð á síðu 5

Inntaks- og úttaksrúta Háir og lágir bitar

Háir og lágir bitar í inntaks- eða úttaksmerkjunum eru innifalin í din og dout inntaks- og útgangsrútunum.

Inntaksrúta

Fyrir din strætó, ef datain_h og datain_l eru háu og lágu bitarnir, þar sem hver breidd er datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Til dæmisample, fyrir din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Output Bus

Fyrir dout bus, ef dataout_h og dataout_l eru háir og lágir bitar, þar sem hver breidd er dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Til dæmisample, fyrir dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Gagnaviðmótsmerki og samsvarandi klukkur

Tafla 8. Gagnaviðmótsmerki og samsvarandi klukkur

Merkisheiti	Stillingar breytu			Klukka
	Skráningarhamur	Hálft gjald	Aðskildar klukkur
djöfull	Einföld skráning DDIO	Slökkt	Slökkt	ck
	DDIO	On	Slökkt	ck_klst
	Einföld skráning DDIO	Slökkt	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Einföld skráning DDIO	Slökkt	Slökkt	ck
	DDIO	On	Slökkt	ck_klst
	Einföld skráning DDIO	Slökkt	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sett Öll púðamerki	Einföld skráning DDIO	Slökkt	Slökkt	ck
	DDIO	On	Slökkt	ck_fr
	Einföld skráning DDIO	Slökkt	On	Inntaksslóð: ck_in Úttaksslóð: ck_out
	DDIO	On	On	Inntaksslóð: ck_fr_in Úttaksslóð: ck_fr_out

Staðfesta auðlindanýtingu og hönnunarframmistöðu

Þú getur vísað í Intel Quartus Prime safnskýrslur til að fá upplýsingar um auðlindanotkun og frammistöðu hönnunar þinnar.

1. Smelltu á valmyndina Vinnsla ➤ Byrjaðu söfnun til að keyra fulla samantekt.
2. Eftir að hafa sett saman hönnunina, smelltu á Vinnsla ➤ Safnskýrsla.
3. Með því að nota Efnisyfirlit, sigla til Montari ➤ Auðlindahluti.
   a. Til view upplýsingar um auðlindanotkun, veldu Yfirlit yfir auðlindanotkun.
   b. Til view upplýsingar um auðlindanýtingu, veldu Auðlindanotkun eftir aðila.

GPIO Intel FPGA IP færibreytustillingar

Þú getur stillt færibreytustillingarnar fyrir GPIO IP kjarnann í Intel Quartus Prime hugbúnaðinum. Það eru þrír hópar valmöguleika: Almennt, Buffer, og Skrár.

Tafla 9. GPIO IP kjarnafæribreytur – Almennt

Parameter	Ástand	Leyfð gildi	Lýsing
Gögn Stefna	—	Inntak Framleiðsla  skýrslu	Tilgreinir gagnastefnu fyrir GPIO.
Gagnabreidd	—	1 til 128	Tilgreinir gagnabreiddina.
Notaðu eldri gáttarheiti á efstu stigi	—	On Slökkt	Notaðu sömu tenginöfn og í Stratix V, Arria V og Cyclone V tækjum. Til dæmisample, dout verður dataout_h og dataout_l, og din verður datain_h og datain_l. Athugið: Hegðun þessara hafna er önnur en í Stratix V, Arria V og Cyclone V tækjunum. Fyrir leiðbeiningar um flutning, vísa til tengdra upplýsinga.

Tafla 10. GPIO IP kjarnafæribreytur – Buffer

Parameter	Ástand	Leyfð gildi	Lýsing
Notaðu mismunadrif	—	On  Slökkt	Ef kveikt er á því, virkjar mismuna I/O biðminni.
Notaðu gervi mismunadrif	Gagnaátt = Output Notaðu mismunadrifsbuff = On	On  Slökkt	Ef kveikt er á því í úttaksham, virkjar gervimismunadrifsúttaksbiðminni. Þessi valkostur er sjálfkrafa kveiktur fyrir tvíátta stillingu ef þú kveikir á honum Notaðu mismunadrif.
Notaðu stöðvunarrásir	Gagnaátt = Inntak eða Bidir Notaðu mismunadrif = Off	On  Slökkt	Ef kveikt er á henni, getur rútuhaldrásarrásin haldið merkinu á I/O pinna veikt í síðasta drifnu ástandi þar sem úttaksbiðminni verður 1 eða 0 en ekki mikil viðnám.
Notaðu opið frárennslisúttak	Gagnaátt = Output eða Bidir Notaðu mismunadrif = Off	On  Slökkt	Ef kveikt er á því, gerir opna frárennslisúttakið tækinu kleift að veita stjórnmerki á kerfisstigi eins og trufla og skrifa virkja merki sem hægt er að fullyrða af mörgum tækjum í kerfinu þínu.
Virkja úttak virkja höfn	Gagnaátt = Output	On  Slökkt	Ef kveikt er á því gerir það notandainntak kleift að OE tengið. Þessi valkostur er sjálfkrafa kveiktur fyrir tvíátta stillingu.
Virkjaðu raðlokunar- / samhliða tengingartengi	—	On  Slökkt	Ef kveikt er á því, virkjar raðlokunarstýring og samhliðalokunarstýringartengi úttaksbuffsins.

Tafla 11. GPIO IP kjarnafæribreytur – skrár

Parameter	Ástand	Leyfð gildi	Lýsing
Skráningarhamur	—	Engin  Einföld skráning  DDIO	Tilgreinir skráningarham fyrir GPIO IP kjarna: Engin—tilgreinir einfalda vírtengingu frá/til biðminni. Einföld skráning—tilgreinir að DDIO sé notað sem einföld skrá í stakri gagnahraðaham (SDR). Smiðurinn getur pakkað þessari skrá inn í I/O. DDIO— tilgreinir að IP kjarninn noti DDIO.
Virkjaðu samstillta hreinsa / forstillta höfn	Skráningarhamur = DDIO	Engin  Hreinsa  Forstillt	Tilgreinir hvernig á að innleiða samstillt endurstillingargátt. Engin— Slökkva á samstilltu endurstillingartengi. Hreinsa— Virkjar SCLR tengið fyrir samstillt hreinsun. Forstillt— Virkjar SSET tengið fyrir samstillta forstillingu.
Virkjaðu ósamstillta hreinsa / forstillta tengi	Skráningarhamur = DDIO	Engin  Hreinsa  Forstillt	Tilgreinir hvernig á að innleiða ósamstillta endurstillingargátt. Engin— Slökkva á ósamstilltri endurstillingartengi. Hreinsa— Virkjar ACLR tengið fyrir ósamstillta hreinsun. Forstillt— Virkjar ASET tengið fyrir ósamstillta forstillingu. ACLR og ASET merki eru virk hátt.
Virkja klukkuvirkja höfn	Skráningarhamur = DDIO	On  Slökkt	On— afhjúpar klukkuvirkjun (CKE) tengið til að leyfa þér að stjórna hvenær gögn eru klukkuð inn eða út. Þetta merki kemur í veg fyrir að gögn berist í gegnum án þinnar stjórn. Slökkt— klukkuvirkjagátt er ekki afhjúpað og gögn fara alltaf sjálfkrafa í gegnum skrána.
Half Rate rökfræði	Skráningarhamur = DDIO	On  Slökkt	Ef kveikt er á því, virkjar DDIO með hálfhraða.
Aðskildar inntaks-/úttaksklukkur	Gagnaátt = Bidir  Skráningarhamur = Einföld skráning eða DDIO	On  Slökkt	Ef kveikt er á því, virkjar aðskildar klukkur (CK_IN og CK_OUT) fyrir inntaks- og úttaksleiðir í tvíátta ham.

Tengdar upplýsingar

• Inntaks- og úttaksrútur háir og lágir bitar á síðu 12
• Leiðbeiningar: Skiptu um datain_h og datain_l höfn í Flutt IP á síðu 23

Skrá Pökkun

GPIO IP kjarninn gerir þér kleift að pakka skrá inn í jaðarinn til að spara svæði og auðlindanýtingu.

Þú getur stillt fullhraða DDIO á inntaks- og úttaksslóðinni sem flip flop. Til að gera það skaltu bæta við .qsf verkefnunum sem skráð eru í þessari töflu.

Tafla 12. Skrá Pökkun QSF verkefni

Slóð	QSF verkefni
Pökkun inntaksskrár	QSF verkefni set_instance_assignment -nafn FAST_INPUT_REGISTER ON -to
Pökkun úttaksskrár	set_instance_assignment -nafn FAST_OUTPUT_REGISTER ON -to
Úttak gerir skráapökkun kleift	set_instance_assignment -nafn FAST_OUTPUT_ENABLE_REGISTER ON -til

Athugið: Þessi verkefni tryggja ekki skráningarpökkun. Samt sem áður gera þessi verkefni það kleift að festa íbúum að finna löglega staðsetningu. Annars heldur Fitter flip flopinu í kjarnanum.

GPIO Intel FPGA IP tímasetning

Frammistaða GPIO IP kjarna fer eftir I/O takmörkunum og klukkufösum. Til að sannreyna tímasetninguna fyrir GPIO stillinguna þína, mælir Intel með því að þú notir tímagreiningartækið.

Tengdar upplýsingar
Intel Quartus Prime Timing Analyzer

Tímasetningarhlutir

GPIO IP kjarna tímasetningarhlutar samanstanda af þremur leiðum.

• I/O tengislóðir—frá FPGA til ytri móttökutækja og frá ytri sendibúnaði til FPGA.
• Kjarnaviðmótsleiðir gagna og klukku—frá I/O til kjarna og frá kjarna til I/O.
• Flutningsleiðir—frá DDIO með hálfu gjaldi yfir í fullan gjalddaga og frá DDIO á fullu gjaldi í hálft gjald.

Athugið: Tímagreiningartækið meðhöndlar slóðina inni í DDIO_IN og DDIO_OUT blokkunum sem svarta kassa.

Mynd 10. Inntaksslóð tímasetningarhlutar

Mynd 11. Tímasetningarhlutar úttaksslóðar

Mynd 12. Output Enable Path Timing Components

Delay Elements

Intel Quartus Prime hugbúnaðurinn stillir ekki sjálfkrafa seinkunarþætti til að hámarka slaka í I/O tímagreiningu. Til að loka tímasetningunni eða hámarka slakann skaltu stilla seinkunaþættina handvirkt í Intel Quartus Prime stillingunum file (.qsf).

Tafla 13. Seinkunarþættir .qsf verkefni

Tilgreindu þessi verkefni í .qsf til að fá aðgang að seinkaþáttum.

Delay Element	.qsf verkefni
Innsláttarseining	setja_tilvik_úthlutun til -nafn INPUT_DELAY_CHAIN ​​<0..63>
Output Delay Element	setja_tilvik_úthlutun til -nafn OUTPUT_DELAY_CHAIN ​​<0..15>
Output Enable Delay Element	setja_tilvik_úthlutun til -nafn OE_DELAY_CHAIN ​​<0..15>

Tímagreining

Intel Quartus Prime hugbúnaðurinn býr ekki sjálfkrafa til SDC tímatakmarkanir fyrir GPIO IP kjarnann. Þú verður að slá inn tímatakmarkanir handvirkt.

Fylgdu tímasetningarleiðbeiningunum og tdamples til að tryggja að tímagreiningartækið greini I/O tímasetninguna rétt.

• Til að framkvæma rétta tímagreiningu fyrir I/O viðmótsslóðir, tilgreindu kerfisþrep gagnapinna á móti kerfisklukkupinni í .sdc file.
• Til að framkvæma rétta tímagreiningu fyrir kjarnaviðmótsslóðirnar skaltu skilgreina þessar klukkustillingar í .sdc file:
  — Klukka að kjarnaskrám
  — Klukka að I/O skránum fyrir einfalda skrána og DDIO stillingar

Tengdar upplýsingar
AN 433: Takmörkun og greining upprunasamstilltra viðmóta
Lýsir tækni til að takmarka og greina upprunasamstillt viðmót.

Einfaldur gagnahlutfallsskrá

Mynd 13. Einfaldur gagnahlutfallsskrá

Tafla 14. Einfaldur gagnahraðainntaksskrá .sdc stjórn Examples

Skipun	Stjórn Example	Lýsing
búa til_klukka	búa til_klukka -nafn sdr_in_clk -tímabil „100 MHz“ sdr_in_clk	Býr til klukkustillingu fyrir inntaksklukkuna.
set_input_delay	set_input_delay -klukka sdr_in_clk 0.15 sdr_in_data	Veitir tímagreiningartækinu fyrirmæli um að greina tímasetningu inntaks I/O með 0.15 ns innsláttartöf.

Full-Rate eða Half-Rate DDIO inntaksskrá

Inntakshlið DDIO inntaksskránna með fullri og hálfri gengi er sú sama. Þú getur takmarkað kerfið á réttan hátt með því að nota sýndarklukku til að móta sendinn utan flísar að FPGA.

Mynd 14. Full-Rate eða Half-Rate DDIO inntaksskrá

Tafla 15. Full-Rate eða Half-Rate DDIO inntaksskrá .sdc Command Examples

Skipun	Stjórn Example	Lýsing
búa til_klukka	búa til_klukka -nafn sýndarklukka -tímabil "200 MHz" búa til_klukka -nafn ddio_in_clk -tímabil „200 MHz“ ddio_in_clk	Búðu til klukkustillingu fyrir sýndarklukkuna og DDIO klukkuna.
set_input_delay	set_input_delay -klukka sýndarklukka 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Leiðbeina tímagreiningartækinu að greina jákvæðu klukkubrún og neikvæða klukkubrún flutningsins. Athugaðu -add_delay í annarri set_input_delay skipuninni.
set_false_path	set_false_path -fall_from sýndarklukka -hækka_í ddio_in_clk set_false_path -hækka_frá sýndarklukka -fall_to ddio_in_clk	Leiðbeina tímagreiningartækinu að hunsa jákvæðu klukkubrúnina við skrána sem kveikja er á neikvæðu brúninni og neikvæðu klukkubrúnina við registrið sem kveikt er á jákvæðu brúninni. Athugið: ck_hr tíðnin verður að vera hálf ck_fr tíðnin. Ef I/O PLL keyrir klukkurnar, geturðu íhugað að nota derive_pll_clocks .sdc skipunina.

Einstök gagnahraðaúttaksskrá

Mynd 15. Einkaskrá gagnagengisúttaks

Tafla 16. Einfaldur gagnahraðaúttaksskrá .sdc stjórn Examples

Skipun	Stjórn Example	Lýsing
create_clock og create_generated_clock	búa til_klukka -nafn sdr_out_clk -tímabil „100 MHz“ sdr_out_clk create_generated_clock -uppspretta sdr_out_clk -nafn sdr_out_outclk sdr_out_outclk	Búðu til upprunaklukkuna og úttaksklukkuna til að senda.
set_output_delay	set_output_delay -klukka sdr_out_clk 0.45 sdr_out_data	Veitir tímagreiningartækinu fyrirmæli um að greina úttaksgögnin sem á að senda á móti úttaksklukkunni sem á að senda.

Full-Rate eða Half-Rate DDIO Output Register

Úttakshlið DDIO úttaksskránna með fullri og hálfri gengi er sú sama.

Tafla 17. DDIO Output Register .sdc Command Examples

Skipun	Stjórn Example	Lýsing
create_clock og create_generated_clock	búa til_klukka -nafn ddio_out_fr_clk -tímabil „200 MHz“ ddio_out_fr_clk create_generated_clock -uppspretta ddio_out_fr_clk -nafn ddio_out_fr_outclk ddio_out_fr_outclk	Búðu til klukkurnar í DDIO og klukkuna til að senda.
set_output_delay	set_output_delay -klukka ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -klukka_fall -klukka ddio_out_fr_outclk 0.55 ddio_out_fr_data	Leiðbeina tímagreiningartækinu að greina jákvæðu og neikvæðu gögnin á móti úttaksklukkunni.
set_false_path	set_false_path -hækka_frá ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Leiðbeina tímagreiningartækinu að hunsa hækkandi brún upprunaklukkunnar á móti lækkandi brún úttaksklukkunnar og lækkandi brún upprunaklukkunnar á móti hækkandi brún úttaksklukkunnar

Leiðbeiningar um lokun tímasetningar

Fyrir GPIO inntaksskrárnar er líklegt að inntaks I/O flutningurinn mistakist við biðtímann ef þú stillir ekki seinkun inntakskeðjunnar. Þessi bilun stafar af því að klukkutöfin er meiri en gagnatöfin.

Til að mæta biðtímanum skaltu bæta seinkun við inntaksgagnaslóðina með því að nota seinkun inntakskeðjunnar. Almennt séð er seinkun inntakskeðjunnar um 60 ps á hvert skref við 1 hraða einkunn. Til að fá áætlaða inntakseinkun keðjustillingu til að standast tímasetningu skaltu deila neikvæða biðslakanum með 60 ps.

Hins vegar, ef I/O PLL keyrir klukkur GPIO inntaksskrárinnar (einföld skrá eða DDIO ham), geturðu stillt uppbótarhaminn á samstilltan uppruna. Fitterinn mun reyna að stilla I/O PLL fyrir betri uppsetningu og halda slaka fyrir inntak I/O tímagreiningu.

Fyrir GPIO úttak og úttak virkja skrár, getur þú bætt seinkun við úttaksgögn og klukku með því að nota úttak og úttak virkja seinkun keðjur.

• Ef þú tekur eftir broti á uppsetningartíma geturðu aukið stillingu keðju seinkun úttaksklukku.
• Ef þú sérð brot á biðtíma geturðu aukið stillingu keðju fyrir seinkun úttaksgagna.

GPIO Intel FPGA IP hönnun Examples

GPIO IP kjarninn getur búið til hönnun tdamples sem passa við IP stillinguna þína í færibreyturitlinum. Þú getur notað þessa hönnun tdamples sem tilvísanir til að staðfesta IP kjarnann og væntanlega hegðun í uppgerðum.

Þú getur búið til hönnunina tdamples frá GPIO IP kjarna færibreyturitlinum. Eftir að þú hefur stillt færibreyturnar sem þú vilt, smelltu Búðu til Example Hönnun. IP kjarninn býr til hönnunina tdample uppspretta files í möppunni sem þú tilgreinir.

Mynd 16. Heimild Files í Mynduð hönnun Example Directory

Athugið: .qsys files eru til innri notkunar við hönnun tdampeina kynslóðin. Þú getur ekki breytt þessum .qsys files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Tilbúna hönnunin tdample er samansafn-tilbúið Platform Designer kerfi sem þú getur látið fylgja með í Intel Quartus Prime verkefni.

Búa til og nota hönnunina Example

Til að búa til tilbúna Intel Quartus Prime hönnun tdample frá upptökum files, keyrðu eftirfarandi skipun í hönnun tdample mappa:

quartus_sh -t make_qii_design.tcl

Til að tilgreina nákvæmlega tæki til að nota skaltu keyra eftirfarandi skipun:

quartus_sh -t make_qii_design.tcl [nafn tækis]

TCL forskriftin býr til qii möppu sem inniheldur ed_synth.qpf verkefnið file. Þú getur opnað og sett þetta verkefni saman í Intel Quartus Prime hugbúnaðinum.

GPIO IP Core Simulation Design Example

Hermihönnunin tdample notar GPIO IP kjarna færibreytustillingarnar þínar til að búa til IP tilvikið sem er tengt við uppgerða rekla. Ökumaðurinn býr til handahófskennda umferð og athugar innbyrðis lögmæti gagna sem fara út.

Með því að nota hönnunina tdample, þú getur keyrt uppgerð með einni skipun, allt eftir hermirnum sem þú notar. Uppgerðin sýnir hvernig þú getur notað GPIO IP kjarnann.

Búa til og nota hönnunina Example

Til að búa til uppgerð hönnunar tdample frá upptökum files fyrir Verilog hermir, keyra eftirfarandi skipun í hönnun example mappa:

quartus_sh -t make_sim_design.tcl

Til að búa til uppgerð hönnunar tdample frá upptökum files fyrir VHDL hermir skaltu keyra eftirfarandi skipun í hönnuninni tdample mappa:

quartus_sh -t make_sim_design.tcl VHDL

TCL handritið býr til simskrá sem inniheldur undirmöppur - eina fyrir hvert studd uppgerð tól. Þú getur fundið forskriftir fyrir hvert uppgerð tól í samsvarandi möppum.

IP flutningsflæði fyrir Arria V, Cyclone V og Stratix V tæki

IP flutningsflæðið gerir þér kleift að flytja ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR og ALTIOBUF IP kjarna Arria V, Cyclone V og Stratix V tækja yfir í GPIO IP kjarna Intel Arria 10 og Intel Cyclone 10 GX tækja.

Þetta IP flutningsflæði stillir GPIO IP kjarna til að passa við stillingar ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR og ALTIOBUF IP kjarna, sem gerir þér kleift að endurskapa IP kjarnann.

Athugið: Sumir IP-kjarnar styðja aðeins IP-flutningsflæði í tilteknum stillingum. Ef IP kjarninn þinn er í ham sem er ekki studdur gætirðu þurft að keyra IP Parameter Editor fyrir GPIO IP kjarnann og stilla IP kjarnann handvirkt.

Flytja ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR og ALTIOBUF IP kjarna þína

Til að flytja ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR og ALTIOBUF IP kjarna þína yfir í GPIO Intel FPGA IP IP kjarna skaltu fylgja þessum skrefum:

1. Opnaðu ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eða ALTIOBUF IP kjarnann þinn í IP Parameter Editor.
2. Í Núverandi valin tækjafjölskylda, veldu Intel Arria 10 or Intel Cyclone 10 GX.
3. Smelltu Ljúktu til að opna GPIO IP Parameter Editor.
   IP Parameter Editor stillir GPIO IP kjarnastillingarnar svipað og ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eða ALTIOBUF kjarnastillingarnar.
4. Ef það eru einhverjar ósamhæfar stillingar á milli þessara tveggja, veldu nýjar studdar stillingar.
5. Smelltu Ljúktu til að endurnýja IP kjarnann.
6. Skiptu um ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eða ALTIOBUF IP kjarna staðfestingar í RTL fyrir GPIO IP kjarna.

Athugið: Heiti GPIO IP kjarnagáttar gæti ekki passað við ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eða ALTIOBUF IP kjarnanöfn. Þess vegna gæti einfaldlega ekki verið nóg að breyta IP kjarnaheitinu í staðfestingu.

Tengdar upplýsingar
Inntaks- og úttaksrútur háir og lágir bitar á síðu 12

Leiðbeiningar: Skiptu um datain_h og datain_l höfn í fluttum IP

Þegar þú flytur GPIO IP frá fyrri tækjum yfir í GPIO IP kjarna geturðu kveikt á Notaðu eldri gáttarheiti á efstu stigi valmöguleika í GPIO IP kjarna færibreyturitlinum. Hins vegar er hegðun þessara hafna í GPIO IP kjarnanum öðruvísi en í IP kjarnanum sem notuð eru fyrir Stratix V, Arria V og Cyclone V tækin.

GPIO IP kjarninn rekur þessar höfn að úttaksskránum á þessum klukkubrúnum:

• datain_h—á hækkandi brún útklukkunnar
• datain_l—á fallandi brún útklukkunnar

Ef þú fluttir GPIO IP frá Stratix V, Arria V og Cyclone V tækjum skaltu skipta um datain_h og datain_l tengi þegar þú staðfestir IP sem myndast af GPIO IP kjarnanum.

Tengdar upplýsingar
Inntaks- og úttaksrútur háir og lágir bitar á síðu 12

GPIO Intel FPGA IP User Guide Archives

IP útgáfur eru þær sömu og Intel Quartus Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, hafa IP kjarna nýtt IP útgáfukerfi.

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

IP kjarna útgáfa	Notendahandbók
20.0.0	GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki
19.3.0	GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki
19.3.0	GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki
18.1	GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki
18.0	GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki
17.1	Intel FPGA GPIO IP Core notendahandbók
17.0	Altera GPIO IP Core notendahandbók
16.1	Altera GPIO IP Core notendahandbók
16.0	Altera GPIO IP Core notendahandbók
14.1	Altera GPIO Megafunction notendahandbók
13.1	Altera GPIO Megafunction notendahandbók

Endurskoðunarsaga skjala fyrir GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.07.15	21.2	20.0.0	Uppfærði skýringarmyndina sem sýnir einfaldaða view af einenda GPIO inntaksslóðinni til að uppfæra dout[0] í dout[3] og dout[3] í dout[0].
2021.03.29	21.1	20.0.0	Uppfærði GPIO IP útgáfunúmerið í 20.0.0.
2021.03.12	20.4	19.3.0	Uppfærði leiðbeiningar um flutning IP til að tilgreina að GPIO IP keyri datain_h á hækkandi brún og datain_l á lækkandi brún.
2019.10.01	19.3	19.3.0	Leiðrétt prentvillu í .qsf úthlutunarkóðum í efninu um seinkunarþætti.
2019.03.04	18.1	18.1	Í efnisatriðum um inntaksslóðina og úttak og úttak virkja slóðir: Lagfærði athugasemdirnar í efnisatriðum til að tilgreina að GPIO Intel FPGA IP styður ekki kraftmikla kvörðun tvíátta pinna. Tenglum bætt við PHY Lite fyrir samhliða tengi Intel FPGA IP Core notendahandbók: Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki fyrir frekari upplýsingar um forrit sem krefjast kraftmikillar kvörðunar fyrir tvíátta pinna.
2018.08.28	18.0	18.0	Endurtitilinn frá Intel FPGA GPIO IP Core notendahandbók í GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki. Bætti við tengli á Intel Stratix 10 GPIO IP notendahandbókina.  Endurnefna IP frá „Intel FPGA GPIO“ í „GPIO Intel FPGA IP“.  Leiðrétt tilvik af „clk_fr“ og „clk_hr“ í „ck_fr“ og „ck_hr“.  Uppfærði skýringarmyndir fyrir GPIO IP inntaksslóð og úttaksleiðir til að sýna raunveruleg IP kjarna merkjaheiti.

Dagsetning	Útgáfa	Breytingar
nóvember 2017	2017.11.06	Bætt við stuðningi fyrir Intel Cyclone 10 GX tæki. Uppfærði merkjanöfnin í tölum til að passa við merkjaheitin í GPIO IP kjarnanum. Bylgjulögun úttaksslóðarinnar bætt við. Endurnefnt „Altera GPIO IP kjarna“ í „Intel FPGA GPIO IP kjarna“. Endurnefnt „Altera IOPLL IP core“ í „Intel FPGA IOPLL IP core“. Endurnefnt „TimeQuest Timing Analyzer“ í „Tímagreiningartæki“. Endurnefnt „Qsys“ í „Platform Designer“. Skýrt að ASET og ACLR merki eru virk hátt.
maí 2017	2017.05.08	Uppfærði töfluna sem sýnir GPIO biðminni færibreytur til að tilgreina skilyrði fyrir Notaðu stöðvunarrásir færibreytu valkostur. Endurmerkt sem Intel.
október 2016	2016.10.31	Uppfærði bylgjuform inntaksslóðarinnar. Bætti við efni sem lýsir háum og lágum bitum í þrumu og dout rútunum.
ágúst 2016	2016.08.05	Bætt við athugasemdum um kraftmikinn OCT stuðning í GPIO IP kjarnanum. Uppfærði efnið um færibreytustillingar til að bæta nákvæmni og skýrleika. Uppfærði hlutann um að búa til hönnunina tdample. Bætti við leiðbeiningarefni um hegðun eldri hafna þegar þú flytur yfir í GPIO IP kjarna úr Stratix V, Arria V og Cyclone V tækjum. Endurskrifaði og endurskipulagði skjalið til að auka skýrleika og til að auðvelda tilvísun. Breytti tilfellum af Quartus II í Quartus Prime.
ágúst 2014	2014.08.18	Bætt við tímasetningarupplýsingum. Bætt við skráarpökkunarupplýsingum. Bætt við Notaðu eldri gáttarheiti á efstu stigi breytu. Þetta er ný breytu. Bætt við skráarpökkunarupplýsingum. Skipti út hugtakinu megafunction fyrir IP kjarna.
nóvember 2013	2013.11.29	Upphafleg útgáfa.

Sendu athugasemdir

GPIO Intel FPGA IP notendahandbók: Intel Arria 10 og Intel Cyclone 10 GX tæki

Skjöl / auðlindir

intel GPIO Intel FPGA IP [pdfNotendahandbók GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Heimildir

• Notendahandbók