HDMI Arria 10 FPGA IP Hönnun Example
NotendahandbókHDMI Intel® Arria 10 FPGA IP
Hönnun Example Notendahandbók
Uppfært fyrir Intel®Quartus®
Prime Design Suite: 22.4
IP útgáfa: 19.7.1

HDMI Intel® FPGA IP hönnun Example Quick Start Guide fyrir Intel® Arria® 10 tæki

HDMI Intel® 10 tækin eru með hermaprófunarbekk og vélbúnaðarhönnun sem styður samantekt og vélbúnaðarprófanir.
FPGA IP hönnun tdample fyrir Intel Arria®
HDMI Intel FPGA IP býður upp á eftirfarandi hönnun tdamples:

• HDMI 2.1 RX-TX endursendingarhönnun með FRL (fast rate link) stillingu virkan
• HDMI 2.0 RX-TX endursendar hönnun með FRL-stillingu óvirka
• HDCP yfir HDMI 2.0 hönnun

Athugið: HDCP eiginleikinn er ekki innifalinn í Intel® Quartus Prime Pro Edition hugbúnaðinum.
Til að fá aðgang að HDCP eiginleikanum skaltu hafa samband við Intel á https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Þegar þú býrð til hönnun tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
Mynd 1. ÞróunarskrefTengdar upplýsingar
HDMI Intel FPGA IP notendahandbók
1.1. Að búa til hönnunina
Notaðu HDMI Intel FPGA IP breytu ritilinn í Intel Quartus Prime hugbúnaðinum til að búa til hönnunina tdamples. Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða ábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en þeir panta vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
Byrjar á Nios® II EDS í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 19.2 og Intel Quartus Prime Standard Edition hugbúnaðarútgáfu 19.1, Intel hefur fjarlægt Cygwin íhlutinn í Windows* útgáfunni af Nios II EDS og skipt út fyrir Windows* Subsytem for Linux (WSL). Ef þú ert Windows* notandi þarftu að setja upp WSL áður en þú býrð til hönnunina þína tdample.
Mynd 2. Búa til hönnunarflæði

1. Búðu til verkefni sem miðar að Intel Arria 10 tækjafjölskyldu og veldu tækið sem þú vilt.
2. Í IP vörulistanum, finndu og tvísmelltu á Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Glugginn Nýtt IP afbrigði eða Nýtt IP afbrigði birtist.
3. Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip eða .qsys.
4. Smelltu á OK. Færibreytirtillinn birtist.
5. Á IP flipanum skaltu stilla viðeigandi færibreytur fyrir bæði TX og RX.
6. Kveiktu á Support FRL færibreytunni til að búa til HDMI 2.1 hönnunina tdample í FRL ham. Slökktu á henni til að búa til HDMI 2.0 hönnunina tdample án FRL.
7. Á Hönnun Exampí flipanum, veldu Arria 10 HDMI RX-TX Retransmit.
8. Veldu Simulation til að búa til prófunarbekkinn og veldu Synthesis til að búa til vélbúnaðarhönnunina tdample.Þú verður að velja að minnsta kosti einn af þessum valkostum til að búa til hönnunina tdample files. Ef þú velur bæði er kynslóðatíminn lengri.
9. Fyrir Generate File Snið, veldu Verilog eða VHDL.
10. Fyrir Target Development Kit, veldu Intel Arria 10 GX FPGA Development Kit. Ef þú velur þróunarbúnað, þá breytist marktækið (valið í skrefi 4) til að passa við tækið á markborðinu. Fyrir Intel Arria 10 GX FPGA þróunarsett er sjálfgefið tæki 10AX115S2F4I1SG.
11. Smelltu á Búa til tdample Hönnun.

Tengdar upplýsingar
Hvernig á að setja upp Windows* undirkerfi fyrir Linux* (WSL) á Windows* stýrikerfi?
1.2. Herma eftir hönnuninni
HDMI prófunarbekkurinn líkir eftir raðhleðsluhönnun frá TX tilviki til RX tilviks. Innri myndmynsturrafall, hljóð sampLe rafall, hliðarband gagnarafall og aukagagnarafall einingar keyra HDMI TX tilvikið og raðúttakið frá TX tilvikinu tengist RX tilvikinu á prófunarbekknum.
Mynd 3. Design Simulation Flow

1. Farðu í viðeigandi uppgerðarmöppu.
2. Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum.
3. Greindu niðurstöðurnar.

Tafla 1. Skref til að keyra uppgerð

Hermir	Vinnuskrá	Leiðbeiningar
Riviera-PRO*	/hermi/aldec	Í skipanalínunni, sláðu inn
		vsim -c -do aldec.do
ModelSim*	/hermi/leiðbeinandi	Í skipanalínunni, sláðu inn
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Í skipanalínunni, sláðu inn
		uppspretta vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	Í skipanalínunni, sláðu inn
		uppspretta vcsmx_sim.sh
Xcelium* Samhliða	/hermi/xcelium	Í skipanalínunni, sláðu inn
		uppspretta xcelium_sim.sh

Vel heppnuð uppgerð endar með eftirfarandi skilaboðum:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hermipassi
1.3. Samantekt og prófun á hönnuninni

Til að setja saman og keyra sýnikennslupróf á vélbúnaði tdampfyrir hönnun, fylgdu þessum skrefum:

1. Gakktu úr skugga um að vélbúnaður tdamphönnunarkynslóðinni er lokið.
2. Ræstu Intel Quartus Prime hugbúnaðinn og opnaðu .qpf file.
   • HDMI 2.1 hönnun tdample með stuðning FRL virkt: verkefnaskrá/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 hönnun tdample með stuðning FRL óvirkt: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Smelltu á Vinnsla ➤ Byrjaðu samantekt.
4. Eftir vel heppnaða samantekt hefur .sof file verður til í kvarts/úttak_files skrá.
5. Tengdu við innbyggða FMC tengi B (J2):
   • HDMI 2.1 hönnun tdample með stuðningi FRL virkt: Bitec HDMI 2.1 FMC dótturkort Rev 9
   Athugið: Þú getur valið endurskoðun á Bitec HDMI dótturkortinu þínu. Undir hönnun Exampí flipanum, stilltu HDMI Daughter Card Revision á annað hvort Revision 9, Revision eða ekkert dótturkort. Sjálfgefið gildi er endurskoðun 9.
   • HDMI 2.0 hönnun tdampLe með stuðning FRL óvirkt: Bitec HDMI 2.0 FMC Dótturkort Rev 11
6. Tengdu TX (P1) Bitec FMC dótturkortsins við ytri myndgjafa.
7. Tengdu RX (P2) Bitec FMC dótturkortsins við ytri myndbandsvask eða myndbandsgreiningartæki.
8. Gakktu úr skugga um að allir rofar á þróunarborðinu séu í sjálfgefna stöðu.
9. Stilltu valið Intel Arria 10 tæki á þróunarborðinu með því að nota .sof file (Tól ➤ Forritari ).
10. Greiningartækið ætti að sýna myndbandið sem er búið til frá upprunanum.

Tengdar upplýsingar
Intel Arria 10 FPGA þróunarsett notendahandbók
1.4. HDMI Intel FPGA IP hönnun Example færibreytur
Tafla 2.
HDMI Intel FPGA IP hönnun Exampfæribreytur fyrir Intel Arria 10 tæki Þessir valkostir eru aðeins fáanlegir fyrir Intel Arria 10 tæki.

Parameter	Gildi	Lýsing
Laus hönnun Example
Veldu Hönnun	Arria 10 HDMI RX-TX Endursending	Veldu hönnunina tdample til að mynda.

Hönnun Example Files
Uppgerð	Kveikt, slökkt	Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir uppgerð prófbekkinn.
Myndun	Kveikt, slökkt	Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir Intel Quartus Prime samantekt og vélbúnaðarsýningu.

Myndað HDL snið
Mynda File Snið	Verilog, VHDL	Veldu valið HDL snið fyrir mynduðu hönnunina tdample filesett. Athugið: Þessi valkostur ákvarðar aðeins sniðið fyrir myndaða efsta stigs IP files. Allt annað files (td tdample testbekkir og efsta stig files fyrir vélbúnaðarsýningu) eru á Verilog HDL sniði

Target Development Kit
Veldu stjórn	Ekkert þróunarsett,	Veldu borðið fyrir markvissu hönnunina tdample.
	Arria 10 GX FPGA þróunarsett, Sérsniðið þróunarsett	• Ekkert þróunarsett: Þessi valkostur útilokar alla vélbúnaðarþætti fyrir hönnunina tdample. IP kjarninn setur öll pinnaúthlutun á sýndarpinna. • Arria 10 GX FPGA þróunarsett: Þessi valkostur velur sjálfkrafa marktæki verkefnisins til að passa við tækið á þessu þróunarsetti. Þú getur breytt marktækinu með því að nota Skiptu um marktæki færibreytu ef endurskoðun borðsins þíns hefur annað tækjaafbrigði. IP kjarninn setur öll pinnaúthlutun í samræmi við þróunarbúnaðinn.
		• Sérsniðið þróunarsett: Þessi valkostur gerir hönnuninni tdampLe til að prófa á þriðja aðila þróunarbúnaði með Intel FPGA. Þú gætir þurft að stilla pinnaúthlutunina á eigin spýtur.

Marktæki
Skiptu um marktæki	Kveikt, slökkt	Kveiktu á þessum valkosti og veldu valinn tækjaafbrigði fyrir þróunarbúnaðinn.

HDMI 2.1 hönnun Example (Stuðningur FRL = 1)

HDMI 2.1 hönnunin tdample í FRL ham sýnir eitt HDMI tilvik samhliða hringrás sem samanstendur af fjórum RX rásum og fjórum TX rásum.
Tafla 3. HDMI 2.1 Hönnun Example fyrir Intel Arria 10 tæki

Hönnun Example	Gagnahlutfall	Rásastilling	Tegund bakslags
Arria 10 HDMI RX-TX Endursending	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Einfalt	Samhliða FIFO biðminni

Eiginleikar

• Hönnunin sýnir FIFO biðminni til að framkvæma beina HDMI vídeóstreymi milli HDMI 2.1 vasksins og upprunans.
• Hönnunin er fær um að skipta á milli FRL ham og TMDS ham á keyrslutíma.
• Hönnunin notar LED stöðu fyrir snemma kembiforrittage.
• Hönnunin kemur með HDMI RX og TX tilvikum.
• Hönnunin sýnir innsetningu og síun á Dynamic Range and Mastering (HDR) InfoFrame í RX-TX tengieiningu.
• Hönnunin semur um FRL hlutfallið milli vasksins sem er tengdur við TX og uppsprettu sem er tengdur við RX. Hönnunin fer í gegnum EDID frá ytri vaskinum til RX um borð í sjálfgefna stillingu. Nios II örgjörvinn semur um tengistöðina á getu vasksins sem er tengdur við TX. Þú getur líka skipt um user_dipsw innbyggða rofann til að stjórna TX og RX FRL handvirkt.
• Hönnunin inniheldur nokkra kembiforrit.
  RX tilvikið tekur á móti myndbandsuppsprettu frá ytri myndbandsgjafanum og gögnin fara síðan í gegnum loopback FIFO áður en þau eru send til TX tilviksins. Þú þarft að tengja ytri myndgreiningartæki, skjá eða sjónvarp með HDMI tengingu við TX kjarnann til að staðfesta virknina.

2.1. HDMI 2.1 RX-TX Endursending hönnunarblokkamynd
HDMI RX-TX endursendar hönnun tdampLe sýnir samhliða hringrás á simplex rásarstillingu fyrir HDMI 2.1 með stuðning FRL virkt.
Mynd 4. HDMI 2.1 RX-TX Endursending blokkarmynd2.2. Að búa til RX-Only eða TX-Only Designs
Fyrir lengra komna notendur geturðu notað HDMI 2.1 hönnunina til að búa til TX- eða RX eingöngu hönnun.
Mynd 5. Íhlutir sem krafist er fyrir RX-Only eða TX-Only hönnunTil að nota RX- eða TX-einungis íhluti skaltu fjarlægja óviðkomandi blokkir úr hönnuninni.
Tafla 4. RX-Only og TX-Only Hönnunarkröfur

Notendakröfur	Varðveita	Fjarlægja	Bæta við
Aðeins HDMI RX	RX toppur	• TX Top • RX-TX hlekkur • CPU undirkerfi • Senditæki Arbiter	–
Aðeins HDMI TX	•TX Top •CPU undirkerfi	•RX Top • RX-TX hlekkur • Senditæki Arbiter	Video Pattern Generator (sérsniðin eining eða búin til úr Video and Image Processing (VIP) Suite)

Fyrir utan RTL breytingarnar þarftu líka að breyta main.c forskriftinni.
• Fyrir HDMI TX-eingöngu hönnun, aftengja biðina eftir HDMI RX læsingu með því að fjarlægja eftirfarandi línur og skipta út með
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
while (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { brot; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx eftir að rx er læst
if (rx_hdmi_lock == 1) {
ef (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} annað {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Fyrir HDMI RX eingöngu hönnun, hafðu aðeins eftirfarandi línur í main.c forskriftinni:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Kröfur um vélbúnað og hugbúnað
Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample.
Vélbúnaður

• Intel Arria 10 GX FPGA þróunarsett
• HDMI 2.1 uppspretta (Quantum Data 980 48G rafall)
• HDMI 2.1 vaskur (Quantum Data 980 48G greiningartæki)
• Bitec HDMI FMC 2.1 dótturkort (útgáfa 9)
• HDMI 2.1 flokkur 3 snúrur (prófaðar með Belkin 48Gbps HDMI 2.1 snúru)

Hugbúnaður

• Intel Quartus Prime Pro Edition hugbúnaðarútgáfa 20.1

2.4. Uppbygging skráa
Möppurnar innihalda myndað files fyrir HDMI Intel FPGA IP hönnunina tdample.
Mynd 6. Skráarbygging fyrir hönnunina ExampleTafla 5. Myndað RTL Files

Möppur	Files/undirmöppur
algengt	klukka_stjórn.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_þræll	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_hlekkur	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
endurstilla	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tafla 6. Mynduð uppgerð Files
Vísa til Simulation Testbekkur kafla fyrir frekari upplýsingar

Möppur	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadence	/cds.lib
	/hdl.var
leiðbeinanda	/mentor.do
	/msim_setup.tcl
samantekt	/vcs/filelisti.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
algengt	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tafla 7. Myndaður hugbúnaður Files

Möppur	Files
tx_control_src Athugið: tx_control mappan inniheldur einnig afrit af þessum files.	alþjóðlegt.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	aðal.c
	pio_read_write.c
	pio_read_write.h

2.5. Hönnunarhlutar
HDMI Intel FPGA IP hönnunin tdample samanstendur af algengum efstu íhlutum og HDMI TX og RX efstu íhlutum.
2.5.1. HDMI TX íhlutir
HDMI TX efstu íhlutirnir innihalda TX kjarna efstu íhlutina, og IOPLL, PHY endurstillingarstýringu senditækis, innfæddur PHY, TX PLL, TX endurstillingarstjórnun og úttaksbuffarblokkir.
Mynd 7. HDMI TX efstu íhlutirTafla 8. HDMI TX efstu íhlutir

Eining	Lýsing
HDMI TX kjarna	IP-talan tekur á móti myndbandsgögnum frá efsta stigi og framkvæmir aukagagnakóðun, hljóðgagnakóðun, myndbandsgagnakóðun, spæna, TMDS-kóðun eða pakkagerð.
IOPLL	IOPLL (iopll_frl) býr til FRL klukkuna fyrir TX kjarnann. Þessi viðmiðunarklukka fær TX FPLL úttaksklukkuna. FRL klukkutíðni = Gagnahraði á hverja braut x 4 / (FRL stafir á hverja klukku x 18)
Senditæki PHY endurstillingarstýring	Senditæki PHY endurstillingarstýringin tryggir áreiðanlega frumstillingu á TX senditækjunum. Endurstillingarinntak þessa stjórnanda er ræst frá efsta stigi og það býr til samsvarandi hliðrænt og stafrænt endurstillingarmerki til Transceiver Native PHY blokkarinnar í samræmi við endurstillingarröðina inni í blokkinni. tx_ready úttaksmerkið frá þessum blokk virkar einnig sem endurstillingarmerki til HDMI Intel FPGA IP til að gefa til kynna að senditækið sé í gangi og tilbúið til að taka á móti gögnum frá kjarnanum.
Senditæki Native PHY	Harður senditæki sem tekur við samhliða gögnum frá HDMI TX kjarna og serialiserar gögnin frá því að senda þau. Athugið: Til að mæta kröfunni um HDMI TX milli rása skekkju skaltu stilla valkostinn TX rásartengingarstillingu í Intel Arria 10 Transceiver Native PHY færibreyturitlinum á PMA og PCS tenging. Þú þarft einnig að bæta við hámarksskekkju (set_max_skew) þvingunarkröfunni við stafræna endurstillingarmerkið frá endurstillingarstýringu senditækisins (tx_digitalreset) eins og mælt er með í Intel Arria 10 Transceiver PHY notendahandbók.
TX PLL	Sendandi PLL blokkin veitir raðhraðklukkunni til Transceiver Native PHY blokkina. Fyrir þessa HDMI Intel FPGA IP hönnun tdample, fPLL er notað sem TX PLL. TX PLL hefur tvær viðmiðunarklukkur. • Viðmiðunarklukka 0 er tengd við forritanlega sveiflu (með TMDS klukkutíðni) fyrir TMDS ham. Í þessari hönnun er tdample, RX TMDS klukka er notuð til að tengjast viðmiðunarklukku 0 fyrir TMDS ham. Intel mælir með því að þú notir forritanlegan sveiflu með TMDS klukkutíðni fyrir viðmiðunarklukku 0. • Viðmiðunarklukka 1 er tengd við fasta 100 MHz klukku fyrir FRL ham.
TX endurstillingarstjórnun	•Í TMDS ham endurstillir TX endurstillingarstjórnunarblokkinn TX PLL fyrir mismunandi úttaksklukkutíðni í samræmi við TMDS klukkutíðni tiltekins myndbands. •Í FRL ham endurstillir TX endurstillingarstjórnunarblokkinn TX PLL til að veita raðhraða klukkuna fyrir 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps og 12 Gbps samkvæmt FRL_Rate reitnum í 0x31 SCDC skránni. • TX endurstillingarstjórnunarblokkin skiptir TX PLL viðmiðunarklukkunni á milli viðmiðunarklukku 0 fyrir TMDS ham og viðmiðunarklukku 1 fyrir FRL ham.
Output biðminni	Þessi biðminni virkar sem tengi til að hafa samskipti við I2C tengi HDMI DDC og endurkeyrsluhluta.

Tafla 9. Gagnahraði senditækis og yfirfærslurampling Factor Hver klukka tíðnisvið

Mode	Gagnahlutfall	Utanríkisampler 1 (2x yfirample)	Utanríkisampler 2 (4x yfirample)	Utanríkisample Þáttur	Utanríkisampleiddi gagnahraði (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Slökkt	2	2000–12000
FRL	3000	Slökkt	Slökkt	1	3000
FRL	6000	Slökkt	Slökkt	1	6000

FRL	8000	Slökkt	Slökkt	1	8000
FRL	10000	Slökkt	Slökkt	1	10000
FRL	12000	Slökkt	Slökkt	1	12000

Mynd 8. TX Reconfiguration Sequence Flow2.5.2. HDMI RX íhlutir
HDMI RX efstu íhlutirnir innihalda RX kjarna efstu íhlutina, valfrjálsan I²C þræl og EDID vinnsluminni, IOPLL, PHY endurstillingarstýringu fyrir senditæki, RX innfæddur PHY og RX endurstillingarstjórnunarblokkir.
Mynd 9. HDMI RX Top ComponentsTafla 10. HDMI RX Top Components

Eining	Lýsing
HDMI RX kjarna	IP-talan tekur á móti raðgögnum frá Transceiver Native PHY og framkvæmir gagnajöfnun, rásaskekkju, TMDS afkóðun, aukagagnaafkóðun, myndbandsgagnaafkóðun, hljóðgagnaafkóðun og afkóðun.
I2C þræll	I2C er viðmótið sem notað er fyrir Sink Display Data Channel (DDC) og Status and Data Channel (SCDC). HDMI uppspretta notar DDC til að ákvarða getu og eiginleika vasksins með því að lesa E-EDID (Enhanced Extended Display Identification Data) gagnaskipulagið. 8-bita I2C þrælsföngin fyrir E-EDID eru 0xA0 og 0xA1. LSB gefur til kynna aðgangstegundina: 1 fyrir lestur og 0 fyrir skrif. Þegar HPD atburður á sér stað bregst I2C þrællinn við E-EDID gögnum með því að lesa af flísinni I2C þrælastýringin styður einnig SCDC fyrir HDMI 2.0 og 2.1 9-bita I2C þrælavistfangið fyrir SCDC eru 0xA8 og 0xA9. Þegar HPD atburður á sér stað, framkvæmir I2C þrællinn skrifa eða lesa viðskipti til eða frá SCDC tengi HDMI RX kjarna. Tenglaþjálfunarferli fyrir Fixed Rate Link (FRL) gerist einnig í gegnum I2C Meðan á HPD atburði stendur eða þegar uppspretta skrifar annað FRL hlutfall í FRL Rate skrána (SCDC skráir 0x31 bita[3:0]), byrjar tengiþjálfunarferlið. Athugið: Þessi I2C-þrælastýring fyrir SCDC er ekki nauðsynleg ef HDMI 2.0 eða HDMI 2.1 er ekki ætlað

EDID vinnsluminni

Hönnunin geymir EDID upplýsingarnar með því að nota RAM 1-Port IP. Stöðluð tveggja víra (klukka og gögn) raðrútusamskiptareglur (I2C þrælastýring eingöngu) flytur CEA-861-D samhæft E-EDID gagnaskipulag. Þetta EDID vinnsluminni geymir E-EDID upplýsingarnar. •Þegar í TMDS ham, styður hönnunin EDID sendingu frá TX til RX. Meðan á EDID gegnumstreymi stendur, þegar TX er tengt við ytri vaskinn, les Nios II örgjörvinn EDID frá ytri vaskinum og skrifar í EDID vinnsluminni. • Þegar hann er í FRL ham, skrifar Nios II örgjörvinn fyrirfram stillt EDID fyrir hvern tengihraða byggt á HDMI_RX_MAX_FRL_RATE færibreytunni í global.h forskriftinni. Notaðu eftirfarandi HDMI_RX_MAX_FRL_RATE inntak fyrir studd FRL hlutfall: • 1: 3G 3 brautir • 2: 6G 3 brautir •3: 6G 4 brautir • 4: 8G 4 brautir •5: 10G 4 brautir (sjálfgefið) •6: 12G 4 brautir

IOPLL

HDMI RX notar tvo IOPLL. • Fyrsta IOPLL (pll_tmds) býr til RX CDR viðmiðunarklukkuna. Þetta IOPLL er aðeins notað í TMDS ham. Viðmiðunarklukka þessa IOPLL tekur á móti TMDS klukkunni. TMDS hamurinn notar þessa IOPLL vegna þess að CDR getur ekki tekið við viðmiðunarklukkum undir 50 MHz og TMDS klukkutíðnin er á bilinu 25 MHz til 340 MHz. Þessi IOPLL veitir klukkutíðni sem er 5 sinnum af inntaksviðmiðunarklukkunni fyrir tíðnisvið á milli 25 MHz til 50 MHz og gefur sömu klukkutíðni og inntaksviðmiðunarklukka fyrir tíðnisvið á milli 50 MHz til 340 MHz. •Annað IOPLL (iopll_frl) býr til FRL klukkuna fyrir RX kjarnann. Þessi viðmiðunarklukka tekur á móti CDR endurheimtu klukkunni. FRL klukkutíðni = Gagnahraði á hverja braut x 4 / (FRL stafir á hverja klukku x 18)

Senditæki PHY endurstillingarstýring	Senditæki PHY endurstillingarstýringin tryggir áreiðanlega frumstillingu á RX senditækjunum. Endurstillingarinntak þessa stjórnanda er ræst af RX endurstillingunni og það býr til samsvarandi hliðrænt og stafrænt endurstillingarmerki til Transceiver Native PHY blokkarinnar í samræmi við endurstillingarröðina inni í blokkinni.
RX Native PHY	Harður senditæki sem tekur við raðgögnum frá utanaðkomandi myndbandsgjafa. Það eyðir raðgögnum í samhliða gögn áður en gögnin eru send til HDMI RX kjarna. Þessi blokk keyrir á Enhanced PCS fyrir FRL ham. RX CDR hefur tvær viðmiðunarklukkur. • Viðmiðunarklukka 0 er tengd við úttaksklukku IOPLL TMDS (pll_tmds), sem er fengin frá TMDS klukkunni. • Viðmiðunarklukka 1 er tengd við fasta 100 MHz klukku. Í TMDS ham er RX CDR endurstillt til að velja viðmiðunarklukku 0 og í FRL ham er RX CDR endurstillt til að velja viðmiðunarklukku 1.
RX endurstillingarstjórnun	Í TMDS ham, útfærir RX endurstillingarstjórnunarblokkin hraðagreiningarrásir með HDMI PLL til að keyra RX senditækið til að starfa á hvaða handahófskenndu tengihraða sem er á bilinu 250 Mbps til 6,000 Mbps. Í FRL ham endurstillir RX endurstillingarstjórnunarblokkinn RX senditækið til að starfa á 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps eða 12 Gbps, allt eftir FRL hraðanum í SCDC_FRL_RATE skráareitnum (0x31[3:0]). RX endurstillingarstjórnunarblokkin skiptir á milli Standard PCS/RX fyrir TMDS ham og Enhanced PCS fyrir FRL ham. Sjá Mynd 10 á síðu 22.

Mynd 10. RX Reconfiguration Sequence Flow
Myndin sýnir fjölhraða endurstillingarraðflæði stjórnandans þegar hann tekur á móti inntaksgagnastraumi og viðmiðunarklukkutíðni, eða þegar senditækið er ólæst.2.5.3. Algengar blokkir á efstu stigi
Algengustu blokkirnar á efstu stigi innihalda sendimóttakara, RX-TX tengihlutana og CPU undirkerfið.
Tafla 11. Algengar blokkir á efstu stigi

Eining

Lýsing

Senditæki Arbiter

Þessi almenna virkniblokk kemur í veg fyrir að senditæki endurkvarðist samtímis þegar annað hvort RX eða TX senditæki innan sömu líkamlegu rásarinnar krefjast endurstillingar. Samtímis endurkvörðunin hefur áhrif á forrit þar sem RX og TX senditæki innan sömu rásar eru úthlutað sjálfstæðum IP útfærslum. Þessi sendimóttakari er viðbót við upplausnina sem mælt er með til að sameina simplex TX og simplex RX í sömu líkamlegu rásina. Þessi sendimóttakari aðstoðar einnig við að sameina og dæma Avalon® minniskortaðar RX og TX endurstillingarbeiðnir sem miða á einfalda RX og TX senditæki innan rásar þar sem aðeins er hægt að nálgast endurstillingarviðmótstengi sendanna í röð. Viðmótstengingin milli sendimóttakarans og TX/RX Native PHY/PHY Reset Controller blokkir í þessari hönnun td.ample sýnir almenna stillingu sem á við um hvaða IP-samsetningu sem er með því að nota sendimóttakara. Ekki er krafist sendimóttakara þegar aðeins annað hvort RX eða TX senditæki er notað í rás. Sendiviðtakarinn auðkennir beiðanda endurstillingar í gegnum Avalon minniskortað endurstillingarviðmót og tryggir að samsvarandi tx_reconfig_cal_busy eða rx_reconfig_cal_busy sé hliðrað í samræmi við það. Fyrir HDMI forrit byrjar aðeins RX endurstillingu. Með því að beina Avalon minniskortaðri endurstillingarbeiðni í gegnum úrskurðarmanninn, greinir úrskurðarmaðurinn að endurstillingarbeiðnin er upprunnin frá RX, sem síðan hliðar tx_reconfig_cal_busy frá því að fullyrða og gerir rx_reconfig_cal_busy kleift að fullyrða. Hliðið kemur í veg fyrir að TX senditækið sé fært í kvörðunarham óviljandi. Athugið: Vegna þess að HDMI krefst aðeins RX endurstillingar eru tx_reconfig_mgmt_* merkin bundin af. Einnig er Avalon minniskortað viðmót ekki krafist á milli úrskurðaraðilans og TX Native PHY blokkarinnar. Kubbunum er úthlutað viðmótinu í hönnuninni tdampLe til að sýna almenna sendimóttakara tengingu við TX/RX Native PHY/PHY endurstillingarstýringu

RX-TX hlekkur

• Myndbandsgagnaúttak og samstillingarmerki frá HDMI RX kjarnalykkju í gegnum DCFIFO yfir RX og TX myndklukku lénin. • Aukagagnatengi HDMI TX kjarna stjórnar aukagögnum sem streyma í gegnum DCFIFO gegnum bakþrýsting. Bakþrýstingurinn tryggir að enginn ófullnægjandi aukapakki sé á aukagagnagáttinni. • Þessi blokk framkvæmir einnig ytri síun: — Síur hljóðgagna- og hljóðklukkuendurnýjunarpakkann úr aukagagnastraumnum áður en hann sendir til HDMI TX kjarna aukagagnatengisins. — Síur High Dynamic Range (HDR) InfoFrame frá HDMI RX aukagögnum og setur inn fyrrverandiampLeið HDR InfoFrame til aukagagna HDMI TX í gegnum Avalon streymismultiplexerinn.

CPU undirkerfi

CPU undirkerfið virkar sem SCDC og DDC stýringar, og endurstillingarstýring uppruna. • Uppruna SCDC stjórnandinn inniheldur I2C aðalstýringuna. I2C aðalstýringin flytur SCDC gagnaskipulagið frá FPGA uppsprettunni yfir í ytri vaskinn fyrir HDMI 2.0 notkun. Til dæmisampef útgefinn gagnastraumur er 6,000 Mbps, skipar Nios II örgjörvi I2C aðalstýringunni að uppfæra TMDS_BIT_CLOCK_RATIO og SCRAMBLER_ENABLE bita TMDS stillingaskrárinnar í vaski í 1. • Sami I2C skipstjóri flytur einnig DDC gagnaskipulagið (E-EDID) á milli HDMI uppsprettu og ytri vaska. • Nios II CPU virkar sem endurstillingarstýring fyrir HDMI uppsprettu. Örgjörvinn treystir á reglubundna hraðagreiningu frá RX endurstillingarstjórnunareiningunni til að ákvarða hvort TX krefst endurstillingar. Avalon minniskortlagða þrælaþýðandinn veitir viðmótið á milli Nios II örgjörvans Avalon minniskortaðra aðalviðmóts og Avalon minniskortaðra þrælaviðmóta á IOPLL og TX Native PHY HDMI uppsprettunnar utanaðkomandi. • Framkvæma hlekkþjálfun í gegnum I2C meistaraviðmót með ytri vaski

2.6. Dynamic Range and Mastering (HDR) InfoFrame ísetning og síun
HDMI Intel FPGA IP hönnunin tdampLe felur í sér sýnikennslu á innsetningu HDR InfoFrame í RX-TX loopback kerfi.
HDMI Specification útgáfa 2.0b gerir kleift að senda Dynamic Range og Mastering InfoFrame í gegnum HDMI aukastraum. Í sýnikennslunni styður Auxiliary Packet Generator blokkin HDR innsetninguna. Þú þarft aðeins að forsníða fyrirhugaða HDR InfoFrame pakkann eins og tilgreint er í merkjalistatöflu einingarinnar og innsetning HDR InfoFrame á sér stað einu sinni í hverjum myndbandsramma.
Í þessu frvampLe uppsetningu, í þeim tilvikum þar sem komandi aukastraumur inniheldur nú þegar HDR InfoFrame, er streymt HDR efni síað. Sían kemur í veg fyrir að HDR InfoFrames stangist á við sendingu og tryggir að aðeins gildin sem tilgreind eru í HDR SampLe Gagnaeining er notuð.
Mynd 11. RX-TX hlekkur með Dynamic Range og Mastering InfoFrame Insertion
Myndin sýnir blokkskýringarmynd af RX-TX hlekk, þar á meðal Dynamic Range og Mastering InfoFrame innsetningu í HDMI TX kjarna aukastrauminn.Tafla 12. Hjálpargagnainnsetningarblokk (aux_retransmit) Merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla
klk	Inntak	1	Inntak klukku. Þessi klukka ætti að vera tengd við myndbandsklukkuna.
endurstilla	Inntak	1	Endurstilla inntak.

Hjálparpakkamerki
tx_aux_data	Framleiðsla	72	TX Hjálparpakkaúttak frá multiplexer.
tx_aux_valid	Framleiðsla	1
tx_aux_tilbúinn	Framleiðsla	1
tx_aux_sop	Framleiðsla	1
tx_aux_eop	Framleiðsla	1
rx_aux_data	Inntak	72	RX hjálpargögn send til pakkasíueiningarinnar áður en farið er inn í multiplexerinn.
rx_aux_valid	Inntak	1
rx_aux_sop	Inntak	1
rx_aux_eop	Inntak	1

Stjórnarmerki
hdmi_tx_vsync	Inntak	1	HDMI TX Video Vsync. Þetta merki ætti að vera samstillt við tengihraðaklukku lénið. Kjarninn setur HDR InfoFrame í aukastrauminn á hækkandi brún þessa merkis.

Tafla 13. HDR Data Module (altera_hdmi_hdr_infoframe) Merki

Merki	Stefna	Breidd	Lýsing
hb0	Framleiðsla	8	Hausbæti 0 í Dynamic Range og Mastering InfoFrame: InfoFrame tegundarkóði.
hb1	Framleiðsla	8	Hausbæti 1 í Dynamic Range og Mastering InfoFrame: InfoFrame útgáfunúmer.
hb2	Framleiðsla	8	Hausbæti 2 í Dynamic Range og Mastering InfoFrame: Lengd InfoFrame.
pb	Inntak	224	Gagnabæti Dynamic Range og Mastering InfoFrame.

Tafla 14. Dynamic Range og Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Skilgreining	Stöðug lýsigögn Tegund 1
7:0	Gagnabæti 1: {5'h0, EOTF[2:0]}
15:8	Gagnabæti 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Gagnabæti 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Gagnabæti 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Gagnabæti 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Gagnabæti 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Gagnabæti 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Gagnabæti 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Gagnabæti 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Gagnabæti 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Gagnabæti 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Gagnabæti 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Gagnabæti 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Gagnabæti 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Gagnabæti 15: Static_Metadata_Descriptor	hvítur_punktur_x, LSB
127:120	Gagnabæti 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Gagnabæti 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Gagnabæti 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Gagnabæti 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Gagnabæti 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Gagnabæti 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Gagnabæti 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Gagnabæti 23: Static_Metadata_Descriptor	Hámarks innihaldsljósastig, LSB
191:184	Gagnabæti 24: Static_Metadata_Descriptor	Hámarks innihaldsljósastig, MSB
199:192	Gagnabæti 25: Static_Metadata_Descriptor	Hámarks ljósmagn í ramma, LSB
207:200	Gagnabæti 26: Static_Metadata_Descriptor	Hámarks meðalljósastig ramma, MSB
215:208	Frátekið
223:216	Frátekið

Slökkva á HDR innsetningu og síun
Slökkt er á innsetningu og síu HDR gerir þér kleift að sannreyna endursendingu HDR efnis sem þegar er til í upprunahjálparstraumnum án nokkurra breytinga á RX-TX Retransmit hönnuninni td.ample.
Til að slökkva á innsetningu og síun HDR InfoFrame:

1. Stilltu block_ext_hdr_infoframe á 1'b0 í rxtx_link.v file til að koma í veg fyrir síun á HDR InfoFrame frá aukastraumnum.
2. Stilltu multiplexer_in0_valid fyrir avalon_st_multiplexer tilvikið í altera_hdmi_aux_hdr.v file til 1'b0 til að koma í veg fyrir að aukapakkaframleiðandinn myndist og setji viðbótar HDR InfoFrame inn í TX hjálparstrauminn.

2.7. Hönnun hugbúnaðarflæði
Í aðalhugbúnaðarflæði hönnunar, stillir Nios II örgjörvinn TI-redriver stillingu og frumstillir TX og RX slóðina við ræsingu.
Mynd 12. Hugbúnaðarflæði í main.c Script
Hugbúnaðurinn keyrir stundarlykkju til að fylgjast með breytingum á vaski og uppruna og til að bregðast við breytingunum. Hugbúnaðurinn gæti kveikt á TX endurstillingu, TX hlekkþjálfun og byrjað að senda myndband.
Mynd 13. TX Path frumstilling Flæðirit Frumstilla TX PathMynd 14. RX Path frumstillingarflæðiritMynd 15. TX endurstillingar og tengiþjálfunarflæðiritMynd 16. Hlekkjaþjálfun LTS:3 Ferli á tilteknu FRL hraða flæðiritiMynd 17. Flæðirit HDMI TX myndbandssendingar2.8. Að keyra hönnunina á mismunandi FRL gengi
Þú getur keyrt hönnunina þína á mismunandi FRL-töxtum, öðrum en sjálfgefnu FRL-gengi ytri vasksins.
Til að keyra hönnunina í mismunandi FRL töxtum:

1. Breyttu rofanum um borð fyrir user_dipsw0 í ON stöðu.
2. Opnaðu Nios II skipanaskelina, skrifaðu síðan nios2-terminal
3. Sláðu inn eftirfarandi skipanir og ýttu á Enter til að framkvæma.

Skipun	Lýsing
h	Sýndu hjálparvalmyndina.
r0	Uppfærðu RX hámarks FRL getu í FRL hlutfall 0 (aðeins TMDS).
r1	Uppfærðu RX hámarks FRL getu í FRL hlutfall 1 (3 Gbps).
r2	Uppfærðu RX hámarks FRL getu í FRL hlutfall 2 (6 Gbps, 3 brautir).
r3	Uppfærðu RX hámarks FRL getu í FRL hlutfall 3 (6 Gbps, 4 brautir).
r4	Uppfærðu RX hámarks FRL getu í FRL hlutfall 4 (8 Gbps).
r5	Uppfærðu RX hámarks FRL getu í FRL hlutfall 5 (10 Gbps).
r6	Uppfærðu RX hámarks FRL getu í FRL hlutfall 6 (12 Gbps).
t1	TX stillir tengihraða í FRL hlutfall 1 (3 Gbps).
t2	TX stillir tengihraða í FRL-hraða 2 (6 Gbps, 3 brautir).
t3	TX stillir tengihraða í FRL-hraða 3 (6 Gbps, 4 brautir).
t4	TX stillir tengihraða í FRL hlutfall 4 (8 Gbps).
t5	TX stillir tengihraða í FRL hlutfall 5 (10 Gbps).
t6	TX stillir tengihraða í FRL hlutfall 6 (12 Gbps).

2.9. Klukkukerfi
Klukkukerfið sýnir klukkulénin í HDMI Intel FPGA IP hönnuninni tdample.
Mynd 18. HDMI 2.1 Hönnun Example klukkukerfiTafla 15. Klukkukerfismerki

Klukka	Merkjaheiti í hönnun	Lýsing
Stjórnunarklukka	mgmt_clk	Frjáls hlaupandi 100 MHz klukka fyrir þessa íhluti: • Avalon-MM tengi fyrir endurstillingu — Krafan um tíðnisvið er á bilinu 100–125 MHz. • PHY endurstillingarstýring fyrir endurstillingarröð senditækis — Krafan um tíðnisvið er á bilinu 1–500 MHz. • IOPLL endurstilling — Hámarksklukkutíðni er 100 MHz. • RX endurstillingarstjórnun • TX endurstillingarstjórnun • ÖRGJÖRVI • I2C Master
I2C klukka	i2c_clk	100 MHz klukkuinntak sem klukkar I2C þræl, gefur út biðminni, SCDC skrár og tengiþjálfunarferli í HDMI RX kjarna og EDID vinnsluminni.
TX PLL viðmiðunarklukka 0	tx_tmds_clk	Tilvísunarklukku 0 til TX PLL. Klukkutíðnin er sú sama og væntanleg TMDS klukkutíðni frá HDMI TX TMDS klukkurásinni. Þessi viðmiðunarklukka er notuð í TMDS ham. Fyrir þessa HDMI hönnun tdample, þessi klukka er tengd við RX TMDS klukkuna í sýnikennsluskyni. Í umsókn þinni þarftu að útvega sérstaka klukku með TMDS klukkutíðni frá forritanlegum sveiflu fyrir betri jitterafköst.

		Athugið: Ekki nota senditæki RX pinna sem TX PLL viðmiðunarklukku. Hönnunin þín mun ekki passa ef þú setur HDMI TX refclk á RX pinna.
TX PLL viðmiðunarklukka 1	txfpll_refclk1/ rxphy_cdr_refclk1	Tilvísunarklukka til TX PLL og RX CDR, sem og IOPLL fyrir vid_clk. Klukkutíðnin er 100 MHz.
TX PLL raðklukka	tx_bonding_clocks	Serial hraðklukka búin til af TX PLL. Klukkutíðnin er stillt út frá gagnahraðanum.
TX senditæki klukka út	tx_clk	Klukka endurheimt úr senditækinu og tíðnin er breytileg eftir gagnahraða og táknum á hverja klukku. Útklukkutíðni TX senditækis = Gagnahraði senditækis/breidd senditækis Fyrir þessa HDMI hönnun tdample, klukka TX senditækisins út frá rás 0 klukkar kjarnainntak TX senditækisins (tx_coreclkin), tengihraða IOPLL (pll_hdmi) viðmiðunarklukku og myndbands og FRL IOPLL (pll_vid_frl) viðmiðunarklukku.
Myndbandsklukka	tx_vid_clk/rx_vid_clk	Myndklukka til TX og RX kjarna. Klukkan keyrir á fastri tíðni 225 MHz.
TX/RX FRL klukka	tx_frl_clk/rx_frl_clk	FRL klukka til fyrir TX og RX kjarna.
RX TMDS klukka	rx_tmds_clk	TMDS klukkurás frá HDMI RX tenginu og tengist IOPLL til að búa til viðmiðunarklukku fyrir CDR viðmiðunarklukku 0. Kjarninn notar þessa klukku þegar hún er í TMDS ham.
RX CDR viðmiðunarklukka 0	rxphy_cdr_refclk0	Tilvísunarklukka 0 til RX CDR. Þessi klukka er fengin frá RX TMDS klukkunni. RX TMDS klukkutíðnin er á bilinu 25 MHz til 340 MHz á meðan RX CDR lágmarksviðmiðunartíðnin er 50 MHz. IOPLL er notað til að búa til 5 klukkutíðni fyrir TMDS klukkuna á milli 25 MHz til 50 MHz og búa til sömu klukkutíðni fyrir TMDS klukkuna á milli 50 MHz - 340 MHz.
RX senditæki klukka út	rx_clk	Klukka endurheimt frá senditækinu og tíðnin er breytileg eftir gagnahraða og breidd senditækisins. Útklukkutíðni RX senditækis = Gagnahraði senditækis/breidd senditækis Fyrir þessa HDMI hönnun tdample, klukka RX senditækisins út frá rás 1 klukkar RX sendimóttakarkjarnainntakið (rx_coreclkin) og FRL IOPLL (pll_frl) viðmiðunarklukkuna.

2.10. Tengimerki
Töflurnar sýna merki fyrir HDMI hönnunina tdample með FRL virkt.
Tafla 16. Merki á efstu stigi

Merki	Stefna	Breidd	Lýsing
Oscillator merki um borð
clk_fpga_b3_p	Inntak	1	100 MHz laus klukka fyrir kjarnaviðmiðunarklukku.
refclk4_p	Inntak	1	100 MHz laus klukka fyrir viðmiðunarklukku senditækis.

Notendahnappar og LED
notandi_pb	Inntak	3	Ýttu á hnappinn til að stjórna HDMI Intel FPGA IP hönnunarvirkninni.
cpu_resetn	Inntak	1	Alþjóðleg endurstilling.
user_led_g	Framleiðsla	8	Grænn LED skjár. Vísa til Uppsetning vélbúnaðar á blaðsíðu 48 fyrir frekari upplýsingar um LED aðgerðir.
user_dipsw	Inntak	1	Notendaskilgreindur DIP rofi. Vísa til Uppsetning vélbúnaðar á síðu 48 til að fá frekari upplýsingar um DIP-rofaaðgerðirnar.

HDMI FMC dótturkortapinnar á FMC tengi B
fmcb_gbtclk_m2c_p_0	Inntak	1	HDMI RX TMDS klukka.
fmcb_dp_m2c_p	Inntak	4	HDMI RX klukka, rauðar, grænar og bláar gagnarásir.
fmcb_dp_c2m_p	Framleiðsla	4	HDMI TX klukka, rauðar, grænar og bláar gagnarásir.
fmcb_la_rx_p_9	Inntak	1	HDMI RX +5V aflskynjari.
fmcb_la_rx_p_8	Framleiðsla	1	HDMI RX hot plug skynjari.
fmcb_la_rx_n_8	Inntak	1	HDMI RX I2C SDA fyrir DDC og SCDC.
fmcb_la_tx_p_10	Inntak	1	HDMI RX I2C SCL fyrir DDC og SCDC.
fmcb_la_tx_p_12	Inntak	1	HDMI TX hot plug skynjari.
fmcb_la_tx_n_12	Inntak	1	HDMI I2C SDA fyrir DDC og SCDC.
fmcb_la_rx_p_10	Inntak	1	HDMI I2C SCL fyrir DDC og SCDC.
fmcb_la_tx_n_9	Inntak	1	HDMI I2C SDA til að stjórna endurkeyrslu.
fmcb_la_rx_p_11	Inntak	1	HDMI I2C SCL til að stjórna endurkeyrslu.
fmcb_la_tx_n_13	Framleiðsla	1	HDMI TX +5V Athugið: Aðeins í boði þegar Bitec HDMI dótturkort endurskoðun 9 er valið.

Tafla 17. HDMI RX efstu merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla merki
mgmt_clk	Inntak	1	Inntak kerfisklukku (100 MHz).
endurstilla	Inntak	1	Inntak fyrir endurstillingu kerfis.
rx_tmds_clk	Inntak	1	HDMI RX TMDS klukka.
i2c_clk	Inntak	1	Klukkuinntak fyrir DDC og SCDC tengi.

Klukka og endurstilla merki
rxphy_cdr_refclk1	Inntak	1	Klukkuinntak fyrir RX CDR viðmiðunarklukku 1. Klukkutíðnin er 100 MHz.
rx_vid_clk	Framleiðsla	1	Myndklukka framleiðsla.
sys_init	Framleiðsla	1	Kerfisræsing til að endurstilla kerfið við ræsingu.

RX senditæki og IOPLL merki
rxpll_tmds_locked	Framleiðsla	1	Gefur til kynna að TMDS klukkan IOPLL sé læst.
rxpll_frl_locked	Framleiðsla	1	Gefur til kynna að FRL klukkan IOPLL sé læst.
rxphy_serial_data	Inntak	4	HDMI raðgögn til RX Native PHY.
rxphy_tilbúinn	Framleiðsla	1	Gefur til kynna að RX Native PHY sé tilbúinn.
rxphy_cal_busy_raw	Framleiðsla	4	RX Native PHY kvörðun upptekinn við sendimóttakara.
rxphy_cal_busy_gated	Inntak	4	Kvörðun upptekinn merki frá sendimóttakara til RX Native PHY.
rxphy_rcfg_slave_write	Inntak	4	Endurstilling senditækis Avalon minniskortað viðmót frá RX Native PHY til sendimóttakara.
rxphy_rcfg_slave_read	Inntak	4
rxphy_rcfg_slave_address	Inntak	40
rxphy_rcfg_slave_writedata	Inntak	128
rxphy_rcfg_slave_readdata	Framleiðsla	128
rxphy_rcfg_slave_waitrequest	Framleiðsla	4

RX endurstillingarstjórnun
rxphy_rcfg_busy	Framleiðsla	1	RX endurstillingar upptekið merki.
rx_tmds_freq	Framleiðsla	24	HDMI RX TMDS klukka tíðnimæling (í 10 ms).
rx_tmds_freq_valid	Framleiðsla	1	Gefur til kynna að RX TMDS klukkutíðnimæling sé gild.
rxphy_os	Framleiðsla	1	Utanríkisampling þáttur: •0: 1x yfiramplanga • 1: 5× yfiramplanga
rxphy_rcfg_master_write	Framleiðsla	1	RX endurstillingarstjórnun Avalon minniskortað viðmót við sendimóttakara.
rxphy_rcfg_master_read	Framleiðsla	1
rxphy_rcfg_master_address	Framleiðsla	12
rxphy_rcfg_master_writedata	Framleiðsla	32
rxphy_rcfg_master_readdata	Inntak	32
rxphy_rcfg_master_waitrequest	Inntak	1

HDMI RX kjarnamerki
rx_vid_clk_locked	Inntak	1	Gefur til kynna að vid_clk sé stöðugt.
rxcore_frl_rate	Framleiðsla	4	Gefur til kynna FRL hlutfallið sem RX kjarninn er í gangi. • 0: Eldri stilling (TMDS) • 1: 3 Gbps 3 brautir • 2: 6 Gbps 4 brautir • 3: 6 Gbps 4 brautir • 4: 8 Gbps 4 brautir • 5: 10 Gbps 4 brautir • 6: 12 Gbps 4 brautir • 7-15: Frátekið
rxcore_frl_locked	Framleiðsla	4	Hver biti gefur til kynna tiltekna akrein sem hefur náð FRL læsingu. FRL er læst þegar RX kjarninn framkvæmir jöfnun, skekkir og nær akreinslæsingu. • Fyrir 3 akreina stillingu er akreinalæsing náð þegar RX kjarninn fær Scrambler Reset (SR) eða Start-Super-Block (SSB) fyrir hvert 680 FRL stafatímabil í að minnsta kosti 3 sinnum. • Fyrir 4 akreina stillingu er akreinalæsing náð þegar RX kjarninn fær Scrambler Reset (SR) eða Start-Super-Block (SSB) fyrir hvert 510 FRL stafatímabil í að minnsta kosti 3 sinnum.
rxcore_frl_ffe_levels	Framleiðsla	4	Samsvarar FFE_level bitanum í SCDC 0x31 skráarbitanum [7:4] í RX kjarnanum.
rxcore_frl_flt_ready	Inntak	1	Fullyrðir til að gefa til kynna að RX sé tilbúinn til að hlekkjaþjálfunarferlið hefjist. Þegar fullyrt er, er FLT_ready bitinn í SCDC skránni 0x40 biti 6 einnig staðfestur.
rxcore_frl_src_test_config	Inntak	8	Tilgreinir upprunaprófunarstillingarnar. Gildið er skrifað inn í SCDC prófunarstillingarskrána í SCDC skránni 0x35.
rxcore_tbcr	Framleiðsla	1	Sýnir TMDS bita til klukku hlutfalls; samsvarar TMDS_Bit_Clock_Ratio skránni í SCDC skránni 0x20 bita 1. • Þegar keyrt er í HDMI 2.0 ham er þessi biti staðfestur. Gefur til kynna TMDS bita til klukkuhlutfallsins 40:1. • Þegar keyrt er í HDMI 1.4b er þessi biti ekki fullyrt. Gefur til kynna TMDS bita til klukkuhlutfallsins 10:1. • Þessi biti er ónotaður fyrir FRL ham.
rxcore_scrambler_enable	Framleiðsla	1	Gefur til kynna hvort mótteknum gögnum sé ruglað; samsvarar Scrambling_Enable reitnum í SCDC skránni 0x20 bita 0.
rxcore_audio_de	Framleiðsla	1	HDMI RX kjarna hljóðviðmót Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
rxcore_audio_data	Framleiðsla	256
rxcore_audio_info_ai	Framleiðsla	48

rxcore_audio_N	Framleiðsla	20
rxcore_audio_CTS	Framleiðsla	20
rxcore_audio_lýsigögn	Framleiðsla	165
rxcore_audio_format	Framleiðsla	5
rxcore_aux_pkt_data	Framleiðsla	72	HDMI RX kjarna aukatengi Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
rxcore_aux_pkt_addr	Framleiðsla	6
rxcore_aux_pkt_wr	Framleiðsla	1
rxcore_aux_data	Framleiðsla	72
rxcore_aux_sop	Framleiðsla	1
rxcore_aux_eop	Framleiðsla	1
rxcore_aux_valid	Framleiðsla	1
rxcore_aux_error	Framleiðsla	1
rxcore_gcp	Framleiðsla	6	HDMI RX kjarna hliðarbandsmerki Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
rxcore_info_avi	Framleiðsla	123
rxcore_info_vsi	Framleiðsla	61
rxcore_locked	Framleiðsla	1	HDMI RX kjarna myndbandstengi Athugið: N = pixlar á klukku Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
rxcore_vid_data	Framleiðsla	N*48
rxcore_vid_vsync	Framleiðsla	N
rxcore_vid_hsync	Framleiðsla	N
rxcore_vid_de	Framleiðsla	N
rxcore_vid_valid	Framleiðsla	1
rxcore_vid_lock	Framleiðsla	1
rxcore_mode	Framleiðsla	1	HDMI RX kjarnastýring og stöðutengi. Athugið: N = tákn á hverja klukku Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
rxcore_ctrl	Framleiðsla	N*6
rxcore_color_depth_sync	Framleiðsla	2
hdmi_5v_detect	Inntak	1	HDMI RX 5V skynjari og skynjari. Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
hdmi_rx_hpd	Framleiðsla	1
rx_hpd_trigger	Inntak	1

I2C Merki
hdmi_rx_i2c_sda	Inntak	1	HDMI RX DDC og SCDC tengi.
hdmi_rx_i2c_scl	Inntak	1

RX EDID vinnsluminni merki
edid_ram_access	Inntak	1	HDMI RX EDID RAM aðgangsviðmót.

edid_ram_address	Inntak	8	Settu fram edid_ram_access þegar þú vilt skrifa eða lesa úr EDID vinnsluminni, annars ætti þetta merki að vera lágt. Þegar þú fullyrðir edid_ram_access, fellur hotplug merki niður til að leyfa skrif eða lestur í EDID vinnsluminni. Þegar aðgangi að EDID vinnsluminni er lokið ættirðu að afsala edid_ram_assess og hotplug merki staðfestir. Uppspretta mun lesa nýja EDID vegna þess að hotplug merki breytist.
edid_ram_write	Inntak	1
edid_ram_read	Inntak	1
edid_ram_readdata	Framleiðsla	8
edid_ram_writedata	Inntak	8
edid_ram_waitrequest	Framleiðsla	1

Tafla 18.HDMI TX efstu merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla merki
mgmt_clk	Inntak	1	Inntak kerfisklukku (100 MHz).
endurstilla	Inntak	1	Inntak fyrir endurstillingu kerfis.
tx_tmds_clk	Inntak	1	HDMI RX TMDS klukka.
txfpll_refclk1	Inntak	1	Klukkuinntak fyrir TX PLL viðmiðunarklukku 1. Klukkutíðnin er 100 MHz.
tx_vid_clk	Framleiðsla	1	Myndklukka framleiðsla.
tx_frl_clk	Framleiðsla	1	FRL klukka framleiðsla.
sys_init	Inntak	1	Kerfisræsing til að endurstilla kerfið við ræsingu.
tx_init_done	Inntak	1	TX frumstilling til að endurstilla TX endurstillingarstjórnunarblokk og endurstillingarviðmót senditækis.

TX senditæki og IOPLL merki
txpll_frl_locked	Framleiðsla	1	Sýnir tengihraðaklukkuna og FRL-klukkuna IOPLL er læst.
txfpll_locked	Framleiðsla	1	Gefur til kynna að TX PLL sé læst.
txphy_serial_data	Framleiðsla	4	HDMI raðgögn frá TX Native PHY.
txphy_tilbúinn	Framleiðsla	1	Gefur til kynna að TX Native PHY sé tilbúinn.
txphy_cal_busy	Framleiðsla	1	TX Native PHY kvörðun upptekinn merki.
txphy_cal_busy_raw	Framleiðsla	4	Kvörðun upptekinn merki til sendimóttakara.
txphy_cal_busy_gated	Inntak	4	Kvörðun upptekinn merki frá sendimóttakara til TX Native PHY.
txphy_rcfg_busy	Framleiðsla	1	Gefur til kynna að endurstilling TX PHY sé í gangi.
txphy_rcfg_slave_write	Inntak	4	Endurstilling senditækis Avalon minniskortað viðmót frá TX Native PHY til sendimóttakara.
txphy_rcfg_slave_read	Inntak	4
txphy_rcfg_slave_address	Inntak	40
txphy_rcfg_slave_writedata Inntak 128 txphy_rcfg_slave_readdata Framleiðsla 128 txphy_rcfg_slave_waitrequest Framleiðsla 4

TX endurstillingarstjórnun
tx_tmds_freq	Inntak	24	HDMI TX TMDS klukkutíðnigildi (í 10 ms).
tx_os	Framleiðsla	2	Utanríkisampling þáttur: • 0: 1x yfiramplanga •1: 2× yfiramplanga •2: 8x yfiramplanga
txphy_rcfg_master_write	Framleiðsla	1	TX endurstillingarstjórnun Avalon minniskortað viðmót við sendimóttakara.
txphy_rcfg_master_read	Framleiðsla	1
txphy_rcfg_master_address	Framleiðsla	12
txphy_rcfg_master_writedata	Framleiðsla	32
txphy_rcfg_master_readdata	Inntak	32
txphy_rcfg_master_waitrequest	Inntak	1
tx_reconfig_done	Framleiðsla	1	Gefur til kynna að endurstillingarferli TX sé lokið.

HDMI TX kjarnamerki
tx_vid_clk_locked	Inntak	1	Gefur til kynna að vid_clk sé stöðugt.
txcore_ctrl	Inntak	N*6	HDMI TX kjarnastýringarviðmót. Athugið: N = pixlar á klukku Vísa til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
txcore_mode	Inntak	1
txcore_audio_de	Inntak	1	HDMI TX kjarna hljóðviðmót. Vísa til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
txcore_audio_mute	Inntak	1
txcore_audio_data	Inntak	256
txcore_audio_info_ai	Inntak	49
txcore_audio_N	Inntak	20
txcore_audio_CTS	Inntak	20
txcore_audio_lýsigögn	Inntak	166
txcore_audio_format	Inntak	5
txcore_aux_tilbúinn	Framleiðsla	1	HDMI TX kjarna aukatengi. Vísa til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
txcore_aux_data	Inntak	72
txcore_aux_sop	Inntak	1
txcore_aux_eop	Inntak	1

txcore_aux_valid	Inntak	1
txcore_gcp	Inntak	6	HDMI TX kjarna hliðarbandsmerki. Vísa til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
txcore_info_avi	Inntak	123
txcore_info_vsi	Inntak	62
txcore_i2c_master_write	Inntak	1	TX I2C meistari Avalon minniskortað tengi við I2C meistara inni í TX kjarna. Athugið: Þessi merki eru aðeins tiltæk þegar þú kveikir á Láttu I2C fylgja með breytu.
txcore_i2c_master_read	Inntak	1
txcore_i2c_master_address	Inntak	4
txcore_i2c_master_writedata	Inntak	32
txcore_i2c_master_readdata	Framleiðsla	32
txcore_vid_data	Inntak	N*48	HDMI TX kjarna myndbandstengi. Athugið: N = pixlar á klukkuRef er til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
txcore_vid_vsync	Inntak	N
txcore_vid_hsync	Inntak	N
txcore_vid_de	Inntak	N
txcore_vid_ready	Framleiðsla	1
txcore_vid_overflow	Framleiðsla	1
txcore_vid_valid	Inntak	1
txcore_frl_rate	Inntak	4	SCDC skrá tengi.
txcore_frl_pattern	Inntak	16
txcore_frl_start	Inntak	1
txcore_scrambler_enable	Inntak	1
txcore_tbcr	Inntak	1

I2C Merki
nios_tx_i2c_sda_in	Framleiðsla	1	TX I2C Master tengi fyrir SCDC og DDC frá Nios II örgjörva að úttaksbuffi. Athugið: Ef þú kveikir á Láttu I2C fylgja með breytu, þessi merki verða sett inni í TX kjarnanum og verða ekki sýnileg á þessu stigi.
nios_tx_i2c_scl_in	Framleiðsla	1
nios_tx_i2c_sda_oe	Inntak	1
nios_tx_i2c_scl_oe	Inntak	1
nios_ti_i2c_sda_in	Framleiðsla	1	TX I2C Master tengi frá Nios II örgjörvanum að úttaksbuffi til að stjórna TI redriver á Bitec HDMI 2.1 FMC dótturkortinu.
nios_ti_i2c_scl_in	Framleiðsla	1
nios_ti_i2c_sda_oe	Inntak	1
nios_ti_i2c_scl_oe	Inntak	1
hdmi_tx_i2c_sda	Inntak	1	TX I2C tengi fyrir SCDC og DDC tengi frá úttaksbuffi yfir í HDMI TX tengi.
hdmi_tx_i2c_scl	Inntak	1
hdmi_tx_ti_i2c_sda	Inntak	1	TX I2C tengi frá úttaksbuffi yfir í TI endurkeyrsluna á Bitec HDMI 2.1 FMC dótturkortinu.
hdmi_tx_ti_i2c_scl	Inntak	1

tx_hpd_req	Framleiðsla	1	HDMI TX hotplug skynjun tengi.
hdmi_tx_hpd_n	Inntak	1

Tafla 19. Sendiviðtakar arbiter merki

Merki	Stefna	Breidd	Lýsing
klk	Inntak	1	Endurstilling klukka. Þessi klukka verður að deila sömu klukku með endurstillingarstjórnunarblokkunum.
endurstilla	Inntak	1	Endurstilla merki. Þessi endurstilling verður að deila sömu endurstillingu með endurstillingarstjórnunarblokkunum.
rx_rcfg_is	Inntak	1	RX endurstillingar virkja merki.
tx_rcfg_is	Inntak	1	TX endurstillingar virkja merki.
rx_rcfg_ch	Inntak	2	Gefur til kynna hvaða rás á að endurstilla á RX kjarnanum. Þetta merki verður alltaf að vera haldið fram.
tx_rcfg_ch	Inntak	2	Gefur til kynna hvaða rás á að endurstilla á TX kjarnanum. Þetta merki verður alltaf að vera haldið fram.
rx_reconfig_mgmt_write	Inntak	1	Endurstilling Avalon minniskortað viðmót frá RX endurstillingarstjórnun.
rx_reconfig_mgmt_read	Inntak	1
rx_reconfig_mgmt_address	Inntak	10
rx_reconfig_mgmt_writedata	Inntak	32
rx_reconfig_mgmt_readdata	Framleiðsla	32
rx_reconfig_mgmt_waitrequest	Framleiðsla	1
tx_reconfig_mgmt_write	Inntak	1	Endurstilling Avalon minniskortað viðmót frá TX endurstillingarstjórnun.
tx_reconfig_mgmt_read	Inntak	1
tx_reconfig_mgmt_address	Inntak	10
tx_reconfig_mgmt_writedata	Inntak	32
tx_reconfig_mgmt_readdata	Framleiðsla	32
tx_reconfig_mgmt_waitrequest	Framleiðsla	1
reconfig_write	Framleiðsla	1	Endurstilling Avalon minniskortað tengi við senditækið.
reconfig_read	Framleiðsla	1
reconfig_address	Framleiðsla	10
reconfig_writedata	Framleiðsla	32
rx_reconfig_readdata	Inntak	32
rx_reconfig_waitrequest	Inntak	1
tx_reconfig_readdata	Inntak	1
tx_reconfig_waitrequest	Inntak	1

rx_cal_busy	Inntak	1	Kvörðunarstöðumerki frá RX senditæki.
tx_cal_busy	Inntak	1	Kvörðunarstöðumerki frá TX senditæki.
rx_reconfig_cal_busy	Framleiðsla	1	Kvörðunarstöðumerki til PHY endurstillingarstýringar RX senditækisins.
tx_reconfig_cal_busy	Framleiðsla	1	Kvörðunarstöðumerki frá PHY endurstillingarstýringu TX senditækisins.

Tafla 20. RX-TX tengimerki

Merki	Stefna	Breidd	Lýsing
við_clk	Inntak	1	HDMI myndbandsklukka.
rx_vid_lock	Inntak	3	Sýnir stöðu HDMI RX myndbandslás.
rx_vid_valid	Inntak	1	HDMI RX myndbandstengi.
rx_vid_de	Inntak	N
rx_vid_hsync	Inntak	N
rx_vid_vsync	Inntak	N
rx_vid_data	Inntak	N*48
rx_aux_eop	Inntak	1	HDMI RX aukatengi.
rx_aux_sop	Inntak	1
rx_aux_valid	Inntak	1
rx_aux_data	Inntak	72
tx_vid_de	Framleiðsla	N	HDMI TX myndviðmót. Athugið: N = pixlar á klukku
tx_vid_hsync	Framleiðsla	N
tx_vid_vsync	Framleiðsla	N
tx_vid_data	Framleiðsla	N*48
tx_vid_valid	Framleiðsla	1
tx_vid_ready	Inntak	1
tx_aux_eop	Framleiðsla	1	HDMI TX aukatengi.
tx_aux_sop	Framleiðsla	1
tx_aux_valid	Framleiðsla	1
tx_aux_data	Framleiðsla	72
tx_aux_tilbúinn	Inntak	1

Tafla 21. Kerfismerki pallahönnuðar

Merki	Stefna	Breidd	Lýsing
cpu_clk_in_clk_clk	Inntak	1	CPU klukka.
cpu_rst_in_reset_reset	Inntak	1	CPU endurstilla.

edid_ram_slave_translator_avalon_anti_slave_0_address	Framleiðsla	8	EDID RAM aðgangsviðmót.
edid_ram_slave_translator_avalon_anti_slave_0_write	Framleiðsla	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Framleiðsla	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Inntak	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Framleiðsla	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Inntak	1
hdmi_i2c_master_i2c_serial_sda_in	Inntak	1	I2C Master tengi frá Nios II örgjörvanum að úttaksbuffi fyrir DDC og SCDC stjórn.
hdmi_i2c_master_i2c_serial_scl_in	Inntak	1
hdmi_i2c_master_i2c_serial_sda_oe	Framleiðsla	1
hdmi_i2c_master_i2c_serial_scl_oe	Framleiðsla	1
redriver_i2c_master_i2c_serial_sda_in	Inntak	1	I2C Master tengi frá Nios II örgjörvanum að úttaksbuffi fyrir stillingar fyrir TI redriver stillingar.
redriver_i2c_master_i2c_serial_scl_in	Inntak	1
redriver_i2c_master_i2c_serial_sda_oe	Framleiðsla	1
redriver_i2c_master_i2c_serial_scl_oe	Framleiðsla	1
pio_in0_external_connection_export	Inntak	32	Samhliða inntaksúttaksviðmót. • Bit 0: Tengt við user_dipsw merkið til að stjórna EDID gegnumstreymisham. •Bit 1: TX HPD beiðni •Bit 2: TX senditæki tilbúið •Bits 3: TX endurstillingu lokið •Bitar 4–7: Fráteknir • Bitar 8–11: RX FRL hlutfall • Bit 12: RX TMDS bita klukkuhlutfall • Bitar 13–16: RX FRL læst • Bitar 17–20: RX FFE stig • Bit 21: RX röðun læst

Merki	Stefna	Breidd	Lýsing
			•Bit 22: RX myndbandslás • Bit 23: Notandi ýtir á hnapp 2 til að lesa SCDC skrár frá ytri vaski •Bitar 24–31: Fráteknir
pio_out0_external_connection_export	Framleiðsla	32	Samhliða inntaksúttaksviðmót. •Bit 0: TX HPD viðurkenning •Bit 1: TX frumstilling er lokið • Bitar 2–7: Fráteknir • Bitar 8–11: TX FRL hlutfall •Bits 12–27: TX FRL hlekkjaþjálfunarmynstur • Bit 28: TX FRL byrjun • Bitar 29–31: Fráteknir
pio_out1_external_connection_export	Framleiðsla	32	Samhliða inntaksúttaksviðmót. • Bit 0: RX EDID vinnsluminni aðgangur • Bit 1: RX FLT tilbúið • Bitar 2–7: Fráteknir • Bitar 8–15: RX FRL frumprófunarstillingar •Bitar 16–31: Fráteknir

2.1. 1. Hönnun RTL breytur
Notaðu HDMI TX og RX Top RTL færibreyturnar til að sérsníða hönnunina tdample.
Flestar hönnunarbreytur eru fáanlegar í Hönnun Example flipann í HDMI Intel FPGA IP færibreyturitlinum. Þú getur samt breytt hönnuninni tdampstillingarnar sem þú gerðir í færibreyturitlinum í gegnum RTL breyturnar.
Tafla 22. HDMI RX Top Parameters

Parameter	Gildi	Lýsing
SUPPORT_DEEP_COLOR	• 0: Enginn djúpur litur • : Djúpur litur	Ákveður hvort kjarninn geti umritað djúp litasnið.
SUPPORT_AUXILIARY	• 0: Ekkert AUX •1: AUX	Ákveður hvort aukarásarkóðun sé innifalin.
SYMBOLS_PER_CLOCK	8	Styður 8 tákn á klukku fyrir Intel Arria 10 tæki.
SUPPORT_HLJÓÐ	• 0: Ekkert hljóð • 1: Hljóð	Ákveður hvort kjarninn geti umritað hljóð.

EDID_RAM_ADDR_WIDTH	8 (sjálfgefið gildi)	Log grunn 2 af EDID vinnsluminni stærð.
BITEC_DAUGHTER_CARD_REV	•0: Miðar ekki á neitt Bitec HDMI dótturkort •4: Styður Bitec HDMI dótturkort endurskoðun 4 •6: Miðar á Bitec HDMI dótturkort endurskoðun 6 • 11: Miðar á Bitec HDMI dótturkort endurskoðun 11 (sjálfgefið)	Tilgreinir endurskoðun Bitec HDMI dótturkortsins sem notað er. Þegar þú breytir endurskoðuninni gæti hönnunin skipt um senditæki og snúið póluninni í samræmi við kröfur Bitec HDMI dótturkortsins. Ef þú stillir BITEC_DAUGHTER_CARD_REV færibreytuna á 0, gerir hönnunin engar breytingar á senditækisrásum og pólun.
POLARITY_INVERSION	• 0: Snúa pólun • 1: Ekki snúa við pólun	Stilltu þessa færibreytu á 1 til að snúa gildi hvers bita af inntaksgögnum. Með því að stilla þessa færibreytu á 1 er 4'b1111 úthlutað á rx_polinv tengi RX senditækisins.

Tafla 23. HDMI TX Top Parameters

Parameter	Gildi	Lýsing
USE_FPLL	1	Styður fPLL sem TX PLL aðeins fyrir Intel Arria 10 tæki. Stilltu þessa færibreytu alltaf á 1.
SUPPORT_DEEP_COLOR	•0: Enginn djúpur litur • 1: Djúpur litur	Ákveður hvort kjarninn geti umritað djúp litasnið.
SUPPORT_AUXILIARY	• 0: Ekkert AUX • 1: AUX	Ákveður hvort aukarásarkóðun sé innifalin.
SYMBOLS_PER_CLOCK	8	Styður 8 tákn á klukku fyrir Intel Arria 10 tæki.
SUPPORT_HLJÓÐ	• 0: Ekkert hljóð • 1: Hljóð	Ákveður hvort kjarninn geti umritað hljóð.
BITEC_DAUGHTER_CARD_REV	• 0: Miðar ekki á neitt Bitec HDMI dótturkort • 4: Styður Bitec HDMI dótturkort endurskoðun 4 • 6: Miðar á Bitec HDMI dótturkort endurskoðun 6 • 11: Miðar á Bitec HDMI dótturkort endurskoðun 11 (sjálfgefið)	Tilgreinir endurskoðun Bitec HDMI dótturkortsins sem notað er. Þegar þú breytir endurskoðuninni gæti hönnunin skipt um senditæki og snúið póluninni í samræmi við kröfur Bitec HDMI dótturkortsins. Ef þú stillir BITEC_DAUGHTER_CARD_REV færibreytuna á 0, gerir hönnunin engar breytingar á senditækisrásum og pólun.
POLARITY_INVERSION	• 0: Snúa pólun • 1: Ekki snúa við pólun	Stilltu þessa færibreytu á 1 til að snúa gildi hvers bita af inntaksgögnum. Með því að stilla þessa færibreytu á 1 er 4'b1111 úthlutað á tx_polinv tengi TX senditækisins.

2.12. Uppsetning vélbúnaðar
HDMI FRL-virkt hönnun tdample er HDMI 2.1 fær og framkvæmir gegnumgangandi sýnikennslu fyrir venjulegan HDMI myndbandsstraum.
Til að keyra vélbúnaðarprófið skaltu tengja HDMI-virkt tæki—svo sem skjákort með HDMI tengi—við HDMI vaskainntakið. Hönnunin styður bæði HDMI 2.1 eða HDMI 2.0/1.4b uppsprettu og vaska.

1. HDMI vaskur afkóðar tengið í venjulegan myndbandsstraum og sendir það til endurheimtskjarna klukkunnar.
2. HDMI RX kjarninn afkóðar vídeó-, auka- og hljóðgögnin til að fara aftur í lykkju samhliða HDMI TX kjarnanum í gegnum DCFIFO.
3. HDMI upprunatengi FMC dótturkortsins sendir myndina á skjá.

Athugið:
Ef þú vilt nota annað Intel FPGA þróunarborð verður þú að breyta úthlutun tækisins og pinnaúthlutunum. Hliðstæða stilling senditækisins er prófuð fyrir Intel Arria 10 FPGA þróunarbúnaðinn og Bitec HDMI 2.1 dótturkortið. Þú getur breytt stillingum fyrir þitt eigið borð.
Tafla 24. Innbyggður þrýstihnappur og notandi LED aðgerðir

Þrýstihnappur/LED	Virka
cpu_resetn	Ýttu einu sinni til að endurstilla kerfið.
user_dipsw	Notendaskilgreindur DIP rofi til að skipta um gegnumstreymisham. •OFF (sjálfgefin staða) = Passthrough HDMI RX á FPGA fær EDID frá ytri vaski og kynnir það fyrir ytri uppsprettu sem það er tengt við. • ON = Þú getur stjórnað RX hámarks FRL hraða frá Nios II flugstöðinni. Skipunin breytir RX EDID með því að vinna með hámarksgildi FRL. Sjá Keyra hönnunina í mismunandi FRL-hlutföllum á blaðsíðu 33 fyrir frekari upplýsingar um að stilla mismunandi FRL-hlutföll.
notandi_pb[0]	Ýttu einu sinni til að skipta HPD merkinu yfir í staðlaða HDMI uppsprettu.
notandi_pb[1]	Frátekið.
notandi_pb[2]	Ýttu einu sinni til að lesa SCDC skrárnar úr vaskinum sem er tengdur við TX á Bitec HDMI 2.1 FMC dótturkortinu. Athugið: Til að virkja lestur verður þú að stilla DEBUG_MODE á 1 í hugbúnaðinum.
USER_LED[0]	RX TMDS klukka PLL læsa staða. •0 = Ólæst • 1 = Læst
USER_LED[1]	Staða RX senditækis tilbúinn. •0 = Ekki tilbúið • 1 = Tilbúið
USER_LED[2]	RX tengihraðaklukka PLL, og RX myndband og FRL klukka PLL læsa stöðu. • 0 = Annaðhvort af RX klukkunni PLL er ólæst • 1 = Bæði RX klukka PLL eru læst
USER_LED[3]	RX HDMI kjarnajöfnun og stöðu á skekkjulás. • 0 = Að minnsta kosti 1 rás er ólæst • 1 = Allar rásir eru læstar
USER_LED[4]	Staða RX HDMI myndbandslás. • 0 = Ólæst • 1 = Læst
USER_LED[5]	TX tengihraðaklukka PLL, og TX myndband og FRL klukka PLL læsa stöðu. •0 = Annaðhvort af TX klukkunni PLL er ólæst • 1 = Bæði TX klukku PLL eru læst
USER_LED[6] USER_LED[7]	Staða TX senditækis tilbúinn. • 0 = Ekki tilbúið • 1 = Tilbúið TX hlekkur þjálfunarstaða. • 0 = Mistókst • 1 = Samþykkt

2.13. Simulation Testbekkur
Hermiprófsbekkurinn líkir eftir HDMI TX serial loopback að RX kjarnanum.
Athugið:
Þessi hermiprófunarbekkur er ekki studdur fyrir hönnun með Include I2C færibreytuna virka.
Mynd 19. HDMI Intel FPGA IP Simulation Testbekk blokkmyndTafla 25. Prófbekkur íhlutir

Hluti	Lýsing
Myndband TPG	Myndbandsprófamynstursgjafinn (TPG) veitir myndbandsörvunina.
Hljóð Sample Gen	Hljóðið sample rafall veitir hljóð sample áreiti. Rafallinn býr til stigvaxandi prófunargagnamynstur til að senda í gegnum hljóðrásina.
Aux Sample Gen	The aux sample rafall veitir auka sample áreiti. Rafallinn býr til föst gögn til að senda frá sendinum.

CRC athuga	Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni TX senditækisins passi við æskilegan gagnahraða.
Athugun á hljóðgögnum	Hljóðgagnaathugunin ber saman hvort stigvaxandi prófunargagnamynstur sé móttekið og afkóðað rétt.
Aux gagnaskoðun	Aukagagnaathugunin ber saman hvort væntanleg aukagögn séu móttekin og afkóðuð rétt á móttakarahliðinni.

HDMI uppgerð prófbekkurinn gerir eftirfarandi sannprófunarpróf:

HDMI eiginleiki	Staðfesting
Myndbandsgögn	• Prófbekkurinn útfærir CRC-athugun á inntaks- og úttaksmyndbandinu. • Það athugar CRC gildi sendra gagna á móti CRC sem er reiknað í mótteknum myndbandsgögnum. • Prófbekkurinn framkvæmir síðan athugunina eftir að hafa fundið 4 stöðug V-SYNC merki frá móttakara.
Hjálpargögn	• Aux samprafallinn býr til föst gögn til að senda frá sendinum. • Á móttakarahlið ber rafallinn saman hvort væntanleg aukagögn séu móttekin og afkóðuð rétt.
Hljóðgögn	•Hljóðið sampLe rafallinn býr til stigvaxandi prófunargagnamynstur til að senda í gegnum hljóðrásina. • Á móttakarahliðinni athugar og ber hljóðgagnaskoðunartækið saman hvort stigvaxandi prófunargagnamynstrið sé móttekið og afkóðuð rétt.

Vel heppnuð uppgerð endar með eftirfarandi skilaboðum:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hermipassi
Tafla 26. HDMI Intel FPGA IP Hönnun Example Stuðningshermir

Hermir	Verilog HDL	VHDL
ModelSim – Intel FPGA útgáfa/ ModelSim – Intel FPGA byrjendaútgáfa	Já	Já
VCS/VCS MX	Já	Já
Riviera-PRO	Já	Já
Xcelium Parallel	Já	Nei

2.14. Hönnunartakmarkanir
Þú þarft að huga að nokkrum takmörkunum þegar þú sýnir HDMI 2.1 hönnunina tdample.

• TX getur ekki starfað í TMDS-stillingu þegar hann er ekki í gegnumgangsham. Til að prófa í TMDS ham skaltu skipta um user_dipsw rofann aftur í gegnumgangsham.
• Nios II örgjörvinn verður að þjóna TX hlekkþjálfuninni til enda án truflana frá öðrum ferlum.

2.15. Villuleitareiginleikar
Þessi hönnun tdample býður upp á ákveðna kembiforrit til að aðstoða þig.
2.15.1. Hugbúnaðarvilluskilaboð
Þú getur kveikt á villuleitarskilaboðunum í hugbúnaðinum til að veita þér aðstoð við keyrslutíma.
Til að kveikja á villuleitarskilaboðum í hugbúnaðinum skaltu fylgja þessum skrefum:

1. Breyttu DEBUG_MODE í 1 í global.h forskriftinni.
2. Keyrðu script/build_sw.sh á Nios II Command Shell.
3. Endurforritaðu myndaða hugbúnaðinn/tx_control/tx_control.elf file með því að keyra skipunina á Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Keyrðu Nios II flugstöðina á Nios II Command Shell:
   nios2-terminal

Þegar þú kveikir á villuleitarskilaboðunum eru eftirfarandi upplýsingar prentaðar út:

• TI redriver stillingar á bæði TX og RX eru lesnar og birtar einu sinni eftir að ELF hefur verið forritað file.
• Stöðuskilaboð fyrir RX EDID uppsetningu og hotplug ferli
• Upplausn með eða án FRL stuðningsupplýsinga sem unnar eru úr EDID á vaskinum sem er tengdur við TX. Þessar upplýsingar eru sýndar fyrir hvern TX hotplug.
• Stöðuskilaboð fyrir TX hlekk þjálfunarferli meðan á TX hlekk þjálfun stendur.

2.15.2. SCDC upplýsingar frá vaskinum tengdur við TX
Þú getur notað þennan eiginleika til að fá SCDC upplýsingar.

1. Keyrðu Nios II flugstöðina skipunina á Nios II Command Shell: nios2-terminal
2. Ýttu á user_pb[2] á Intel Arria 10 FPGA þróunarbúnaðinum.

Hugbúnaðurinn les og sýnir SCDC upplýsingarnar á vaskinum sem er tengdur við TX á Nios II flugstöðinni.
2.15.3. Tíðnimæling klukka
Notaðu þennan eiginleika til að athuga tíðnina fyrir mismunandi klukkur.

1. Í hdmi_rx_top og hdmi_tx_top files, taktu af "//`skilgreina DEBUG_EN 1".
2. Bættu refclock_measure merkinu frá hverju mr_rate_detect tilviki við Signal Tap Logic Analyzer til að fá klukkutíðni hverrar klukku (í 10 ms lengd).
3. Settu hönnunina saman með Signal Tap Logic Analyzer.
4. Forritaðu SOF file og keyrðu Signal Tap Logic Analyzer.

Tafla 27. Klukkur

Eining	mr_rate_detect Tilvik	Klukka sem á að mæla
hdmi_rx_top	rx_pll_tmds	RX CDR viðmiðunarklukka 0
	rx_clk0_freq	RX senditæki klukka út frá rás 0
	rx_vid_clk_freq	RX myndbandsklukka
	rx_frl_clk_freq	RX FRL klukka
	rx_hsync_freq	Hsync tíðni móttekins myndbandsramma
hdmi_tx_top	tx_clk0_freq	TX senditæki klukka út frá rás 0
	við_clk_freq	TX myndbandsklukka
	frl_clk_freq	TX FRL klukka
	tx_hsync_freq	Hsync tíðni myndbandsrammans sem á að senda

2.16. Uppfærsla á hönnuninni þinni
Tafla 28. HDMI Hönnun Example Samhæfni við fyrri Intel Quartus Prime Pro Edition hugbúnaðarútgáfu

Hönnun Example Afbrigði	Geta til að uppfæra í Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 hönnun Example (Stuðningur FRL = 1)	Nei

Fyrir allar ósamhæfðar hönnun tdamples, þú þarft að gera eftirfarandi:

1. Búðu til nýja hönnun tdample í núverandi Intel Quartus Prime Pro Edition hugbúnaðarútgáfu með sömu stillingum og núverandi hönnun.
2. Berðu saman alla hönnunina tdample skrá með hönnun example myndaður með fyrri Intel Quartus Prime Pro Edition hugbúnaðarútgáfu. Port yfir breytingarnar sem fundust.

HDMI 2.0 hönnun Example (Stuðningur FRL = 0)

HDMI Intel FPGA IP hönnunin tdampLe sýnir eitt HDMI tilvik samhliða hringrás sem samanstendur af þremur RX rásum og fjórum TX rásum.
Tafla 29. HDMI Intel FPGA IP Hönnun Example fyrir Intel Arria 10 tæki

Hönnun Example	Gagnahlutfall	Rásastilling	Tegund bakslags
Arria 10 HDMI RX-TX Endursending	< 6,000 Mbps	Einfalt	Samhliða FIFO biðminni

Eiginleikar

• Hönnunin sýnir FIFO biðminni til að framkvæma beina HDMI vídeóstreymi milli HDMI vasksins og upprunans.
  
• Hönnunin notar LED stöðu fyrir snemma kembiforrittage.
• Hönnunin kemur með aðeins RX og TX valkostum.
• Hönnunin sýnir innsetningu og síun á Dynamic Range and Mastering (HDR) InfoFrame í RX-TX tengieiningu.
• Hönnunin sýnir stjórnun EDID gegnumstreymis frá ytri HDMI vaski yfir í ytri HDMI uppsprettu þegar kveikt er á TX hot-plug atburði.
• Hönnunin gerir keyrslutímastýringu í gegnum DIP rofa og ýtahnapp til að stjórna HDMI TX kjarnamerkjum:
  — hammerki til að velja DVI eða HDMI kóðaðan myndramma
  — info_avi[47], info_vsi[61] og audio_info_ai[48] merki til að velja aukapakkasendingu í gegnum hliðarbönd eða aukagagnatengi

RX tilvikið tekur á móti myndbandsuppsprettu frá ytri myndbandsgeneratornum og gögnin fara síðan í gegnum loopback FIFO áður en þau eru send til TX tilviksins.
Þú þarft að tengja ytri myndgreiningartæki, skjá eða sjónvarp með HDMI tengingu við TX kjarnann til að staðfesta virknina.
3.1. HDMI 2.0 RX-TX Endursending hönnunarblokkamynd
HDMI 2.0 RX-TX endursendar hönnun tdampLe sýnir samhliða hringrás á simplex rásarstillingu fyrir HDMI Intel FPGA IP.
Mynd 20. HDMI RX-TX endurútsendingarblokkmynd (Intel Quartus Prime Pro Edition)Mynd 21. HDMI RX-TX endurútsendingarblokkmynd (Intel Quartus Prime Standard Edition)Tengdar upplýsingar
Jarðskjálfti af PLL Cascading eða Non-Dedicated Clock Path fyrir Arria 10 PLL viðmiðunarklukku.
skjálfti.
3.2. Kröfur um vélbúnað og hugbúnað
Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample.
Vélbúnaður

• Intel Arria 10 GX FPGA þróunarsett
• HDMI uppspretta (grafík örgjörva (GPU))
• HDMI vaskur (skjár)
• Bitec HDMI FMC 2.0 dótturkort (útgáfa 11)
• HDMI snúrur

Athugið:
Þú getur valið endurskoðun á Bitec HDMI dótturkortinu þínu. Stilltu staðbundna færibreytuna BITEC_DAUGHTER_CARD_REV á 4, 6 eða 11 á efsta stigi file (a10_hdmi2_demo.v). Þegar þú breytir endurskoðuninni getur hönnunin skipt um senditæki og snúið póluninni í samræmi við Bitec HDMI dótturkortskröfur. Ef þú stillir BITEC_DAUGHTER_CARD_REV færibreytuna á 0, gerir hönnunin engar breytingar á senditækisrásum og pólun. Fyrir HDMI 2.1 hönnun tdamples, undir hönnun Exampí flipanum skaltu stilla HDMI Daughter Card Revision á annað hvort Revision 9, Revision 4, eða ekkert dótturkort. Sjálfgefið gildi er endurskoðun 9.
Hugbúnaður

• Intel Quartus Prime útgáfa 18.1 og nýrri (fyrir vélbúnaðarprófanir)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (aðeins Verilog HDL)/VCS MX, eða Xcelium Parallel hermir

3.3. Uppbygging skráa
Möppurnar innihalda myndað files fyrir HDMI Intel FPGA IP hönnunina tdample.
Mynd 22. Skráarbygging fyrir hönnunina ExampleTafla 30. Myndað RTL Files

Möppur	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_meistari (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_þræll	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
algengt	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tafla 31. Mynduð uppgerð Files
Sjá kaflann Simulation Testbench fyrir frekari upplýsingar.

Möppur	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadence	/cds.lib
	/hdl.var
	<cds_libs möppuna>

leiðbeinanda	/mentor.do
	/msim_setup.tcl
samantekt	/vcs/filelisti.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
algengt (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tafla 32. Myndaður hugbúnaður Files

Möppur	Files
tx_control_src Athugið: tx_control mappan inniheldur einnig afrit af þessum files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/aðal.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Hönnunarhlutar
HDMI Intel FPGA IP hönnunin tdample krefst þessara íhluta.
Tafla 33. HDMI RX Top Components

Eining	Lýsing
HDMI RX kjarna	IP-talan tekur á móti raðgögnum frá Transceiver Native PHY og framkvæmir gagnajöfnun, rásaskekkju, TMDS afkóðun, aukagagnaafkóðun, myndbandsgagnaafkóðun, hljóðgagnaafkóðun og afkóðun.
I2	I2C er viðmótið sem notað er fyrir Sink Display Data Channel (DDC) og Status and Data Channel (SCDC). HDMI uppspretta notar DDC til að ákvarða getu og eiginleika vasksins með því að lesa E-EDID (Enhanced Extended Display Identification Data) gagnaskipulagið. • 8-bita I2C þrælsföngin fyrir E-EDID eru 0xA0 og 0xA1. LSB gefur til kynna aðgangstegundina: 1 fyrir lestur og 0 fyrir skrif. Þegar HPD atburður á sér stað bregst I2C þrællinn við E-EDID gögnum með því að lesa úr vinnsluminni á flísinni. • I2C þrælastýringin styður einnig SCDC fyrir HDMI 2.0 aðgerðir. 8-bita I2C þrælsfangið fyrir SCDC eru 0xA8 og 0xA9. Þegar HPD atburður á sér stað framkvæmir I2C þrællinn skrif eða lestur færslu til eða frá SCDC tengi HDMI RX kjarna. Athugið: Þessi I2C-þrælastýring fyrir SCDC er ekki nauðsynleg ef HDMI 2.0b er ekki ætlað. Ef þú kveikir á Láttu I2C fylgja með færibreytu, verður þessi kubb innifalinn í kjarnanum og verður ekki sýnilegur á þessu stigi.
EDID vinnsluminni	Hönnunin geymir EDID upplýsingarnar með því að nota RAM 1-port IP kjarna. Hefðbundin tveggja víra (klukka og gögn) raðbrautarsamskiptareglur (I2C þrælastýring eingöngu) flytur CEA-861-D samhæft E-EDID gagnaskipulag. Þetta EDID vinnsluminni geymir E-EDID upplýsingarnar. Athugið: Ef þú kveikir á Láttu EDID vinnsluminni fylgja með færibreytu, verður þessi kubb innifalinn í kjarnanum og verður ekki sýnilegur á þessu stigi.
IOPLL	IOPLL býr til RX CDR viðmiðunarklukkuna, tengihraðaklukkuna og myndbandsklukkuna fyrir TMDS klukkuna sem kemur inn. • Úttaksklukka 0 (CDR viðmiðunarklukka) • Úttaksklukka 1 (Tengilhraðaklukka) • Úttaksklukka 2 (myndklukka) Athugið: Sjálfgefin IOPLL stilling er ekki gild fyrir neina HDMI upplausn. IOPLL er endurstillt í viðeigandi stillingar við ræsingu.
Senditæki PHY endurstillingarstýring	Senditæki PHY endurstillingarstýringin tryggir áreiðanlega frumstillingu á RX senditækjunum. Endurstillingarinntak þessa stjórnanda er ræst af RX endurstillingunni og það býr til samsvarandi hliðrænt og stafrænt endurstillingarmerki til Transceiver Native PHY blokkarinnar í samræmi við endurstillingarröðina inni í blokkinni.
RX Native PHY	Harður senditæki sem tekur við raðgögnum frá utanaðkomandi myndbandsgjafa. Það eyðir raðgögnum í samhliða gögn áður en gögnin eru send til HDMI RX kjarna.
RX endurstillingarstjórnun	RX endurstillingarstjórnun sem útfærir hraðagreiningarrásir með HDMI PLL til að keyra RX senditækið til að starfa á hvaða handahófskenndu tengihraða sem er á bilinu 250 Mbps til 6,000 Mbps. Sjá mynd 23 á blaðsíðu 63 hér að neðan.

IOPLL endurstilling

IOPLL endurstillingarblokk auðveldar kraftmikla rauntíma endurstillingu PLLs í Intel FPGAs. Þessi blokk uppfærir úttaksklukkutíðni og PLL bandbreidd í rauntíma, án þess að endurstilla alla FPGA. Þessi blokk keyrir á 100 MHz í Intel Arria 10 tækjum. Vegna takmarkana á IOPLL endurstillingu, notaðu Quartus INI permit_nf_pll_reconfig_out_of_lock=on meðan á IOPLL endurstillingu IP-gerðinni stendur. Til að nota Quartus INI skaltu setja „permit_nf_pll_reconfig_out_of_lock=on“ með í quartus.ini file og staðsetja í file Intel Quartus Prime verkefnaskrána. Þú ættir að sjá viðvörunarskilaboð þegar þú breytir IOPLL endurstillingarreitnum (pll_hdmi_reconfig) í Quartus Prime hugbúnaðinum með INI. Athugið: Án þessa Quartus INI er ekki hægt að ljúka IOPLL endurstillingu ef IOPLL missir læsingu meðan á endurstillingu stendur.

PIO

Samhliða inntak/úttak (PIO) blokkin virkar sem stjórn-, stöðu- og endurstillingarviðmót að eða frá CPU undirkerfinu.

Mynd 23. Multi-Rate Reconfiguration Sequence Flæði
Myndin sýnir fjölhraða endurstillingarraðflæði stjórnandans þegar hann tekur á móti inntaksgagnastraumi og viðmiðunarklukkutíðni, eða þegar senditækið er ólæst.Tafla 34. HDMI TX efstu íhlutir

Eining	Lýsing
HDMI TX kjarna	IP kjarninn tekur við myndbandsgögnum frá efsta stigi og framkvæmir TMDS kóðun, aukagagnakóðun, hljóðgagnakóðun, myndbandsgagnakóðun og spæna.
I2C meistari	I2C er viðmótið sem notað er fyrir Sink Display Data Channel (DDC) og Status and Data Channel (SCDC). HDMI uppspretta notar DDC til að ákvarða getu og eiginleika vasksins með því að lesa E-EDID (Enhanced Extended Display Identification Data) gagnaskipulagið. • Sem DDC les I2C Master EDID frá ytri vaskinum til að stilla EDID upplýsingarnar EDID RAM í HDMI RX Top eða fyrir myndvinnslu. • Sem SCDC flytur I2C meistari SCDC gagnaskipulagið frá FPGA uppsprettu yfir á ytri vaskinn fyrir HDMI 2.0b notkun. Til dæmisampEf gagnastraumur á útleið er yfir 3,400 Mbps skipar Nios II örgjörvinn I2C skipstjóra að uppfæra TMDS_BIT_CLOCK_RATIO og SCRAMBLER_ENABLE bita SCDC stillingaskrár vaska í 1.
IOPLL	IOPLL útvegar tengihraðaklukkuna og myndbandsklukkuna frá TMDS klukkunni sem kemur inn. • Úttaksklukka 1 (Tengilhraðaklukka) • Úttaksklukka 2 (myndklukka) Athugið: Sjálfgefin IOPLL stilling er ekki gild fyrir neina HDMI upplausn. IOPLL er endurstillt í viðeigandi stillingar við ræsingu.
Senditæki PHY endurstillingarstýring	Senditæki PHY endurstillingarstýringin tryggir áreiðanlega frumstillingu á TX senditækjunum. Endurstillingarinntak þessa stjórnanda er ræst frá efsta stigi og það býr til samsvarandi hliðrænt og stafrænt endurstillingarmerki til Transceiver Native PHY blokkarinnar í samræmi við endurstillingarröðina inni í blokkinni. tx_ready úttaksmerkið frá þessum blokk virkar einnig sem endurstillingarmerki til HDMI Intel FPGA IP til að gefa til kynna að senditækið sé í gangi og tilbúið til að taka á móti gögnum frá kjarnanum.
Senditæki Native PHY	Harður senditæki sem tekur við samhliða gögnum frá HDMI TX kjarna og serialiserar gögnin frá því að senda þau. Endurstillingarviðmót er virkt í TX Native PHY blokkinni til að sýna fram á tenginguna milli TX Native PHY og sendimóttakara. Engin endurstilling er framkvæmd fyrir TX Native PHY. Athugið: Til að mæta kröfunni um HDMI TX milli rása skekkju skaltu stilla valkostinn TX rásartengingarstillingu í Intel Arria 10 Transceiver Native PHY færibreyturitlinum á PMA og PCS tenging. Þú þarft einnig að bæta við hámarksskekkju (set_max_skew) þvingunarkröfunni við stafræna endurstillingarmerkið frá endurstillingarstýringu senditækisins (tx_digitalreset) eins og mælt er með í Intel Arria 10 Transceiver PHY notendahandbók.
TX PLL	Sendandi PLL blokkin veitir raðhraðklukkunni til Transceiver Native PHY blokkina. Fyrir þessa HDMI Intel FPGA IP hönnun tdample, fPLL er notað sem TX PLL.
IOPLL endurstilling	IOPLL endurstillingarblokk auðveldar kraftmikla rauntíma endurstillingu PLLs í Intel FPGAs. Þessi blokk uppfærir úttaksklukkutíðni og PLL bandbreidd í rauntíma, án þess að endurstilla alla FPGA. Þessi blokk keyrir á 100 MHz í Intel Arria 10 tækjum. Vegna takmarkana á IOPLL endurstillingu, notaðu Quartus INI permit_nf_pll_reconfig_out_of_lock=on meðan á IOPLL endurstillingu IP-gerðinni stendur. Til að nota Quartus INI skaltu setja „permit_nf_pll_reconfig_out_of_lock=on“ með í quartus.ini file og staðsetja í file Intel Quartus Prime verkefnaskrána. Þú ættir að sjá viðvörunarskilaboð þegar þú breytir IOPLL endurstillingarreitnum (pll_hdmi_reconfig) í Intel Quartus Prime hugbúnaðinum með INI. Athugið: Án þessa Quartus INI er ekki hægt að ljúka IOPLL endurstillingu ef IOPLL missir læsingu meðan á endurstillingu stendur.
PIO	Samhliða inntak/úttak (PIO) blokkin virkar sem stjórn-, stöðu- og endurstillingarviðmót að eða frá CPU undirkerfinu.

Tafla 35. Gagnahraði senditækis og yfirfærslurampling Factor fyrir hvert TMDS klukka tíðnisvið

TMDS klukka tíðni (MHz)	TMDS bita klukkuhlutfall	Utanríkisampling Factor	Gagnahraði senditækis (Mbps)
85–150	1	Á ekki við	3400–6000
100–340	0	Á ekki við	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tafla 36. Algengar blokkir á efstu stigi

Eining

Lýsing

Senditæki Arbiter

Þessi almenna virkniblokk kemur í veg fyrir að senditæki endurkvarðist samtímis þegar annað hvort RX eða TX senditæki innan sömu líkamlegu rásarinnar krefjast endurstillingar. Samtímis endurkvörðunin hefur áhrif á forrit þar sem RX og TX senditæki innan sömu rásar eru úthlutað sjálfstæðum IP útfærslum. Þessi sendimóttakari er viðbót við upplausnina sem mælt er með til að sameina simplex TX og simplex RX í sömu líkamlegu rásina. Þessi sendimóttakari aðstoðar einnig við að sameina og úrskurða Avalon-MM RX og TX endurstillingarbeiðnir sem miða á einfalda RX og TX senditæki innan rásar þar sem aðeins er hægt að nálgast endurstillingarviðmótstengi senditækjanna í röð. Viðmótstengingin milli sendimóttakarans og TX/RX Native PHY/PHY Reset Controller blokkir í þessari hönnun td.ample sýnir almenna stillingu sem á við um hvaða IP-samsetningu sem er með því að nota sendimóttakara. Ekki er krafist sendimóttakara þegar aðeins annað hvort RX eða TX senditæki er notað í rás. Sendiviðtakarinn auðkennir beiðanda endurstillingar í gegnum Avalon-MM endurstillingarviðmót sín og tryggir að samsvarandi tx_reconfig_cal_busy eða rx_reconfig_cal_busy sé hliðrað í samræmi við það. Fyrir HDMI forrit byrjar aðeins RX endurstillingu. Með því að beina Avalon-MM endurstillingarbeiðninni í gegnum úrskurðarmanninn, greinir úrskurðarmaðurinn að endurstillingarbeiðnin er upprunnin frá RX, sem síðan hliðar tx_reconfig_cal_busy frá því að fullyrða og gerir rx_reconfig_cal_busy kleift að fullyrða. Hliðið kemur í veg fyrir að TX senditækið sé fært í kvörðunarham óviljandi.

	Athugið: Vegna þess að HDMI krefst aðeins RX endurstillingar eru tx_reconfig_mgmt_* merkin bundin af. Einnig er Avalon-MM viðmótið ekki krafist á milli úrskurðaraðilans og TX Native PHY blokkarinnar. Kubbunum er úthlutað viðmótinu í hönnuninni tdample til að sýna almenna sendimóttakara tengingu við TX/RX Native PHY/PHY endurstillingarstýringu.
RX-TX hlekkur	• Myndbandsgagnaúttak og samstillingarmerki frá HDMI RX kjarnalykkju í gegnum DCFIFO yfir RX og TX myndklukku lénin. • General Control Packet (GCP), InfoFrames (AVI, VSI og AI), aukagögn og hljóðgagnalykkja í gegnum DCFIFOs yfir RX og TX tengihraðaklukkulénin. • Aukagagnatengi HDMI TX kjarna stjórnar aukagögnum sem streyma í gegnum DCFIFO gegnum bakþrýsting. Bakþrýstingurinn tryggir að enginn ófullnægjandi aukapakki sé á aukagagnagáttinni. • Þessi blokk framkvæmir einnig ytri síun: — Síur hljóðgagna- og hljóðklukkuendurnýjunarpakkann úr aukagagnastraumnum áður en hann sendir til HDMI TX kjarna aukagagnatengisins. Athugið: Til að slökkva á þessari síun, ýttu á user_pb[2]. Virkjaðu þessa síun til að tryggja að engin tvíföldun sé á hljóðgögnum og endurnýjunarpakka fyrir hljóðklukku í endursenda aukagagnastraumnum. — Síur High Dynamic Range (HDR) InfoFrame frá HDMI RX aukagögnum og setur inn fyrrverandiampLeið HDR InfoFrame að aukagögnum HDMI TX í gegnum Avalon ST multiplexerinn.
CPU undirkerfi	CPU undirkerfið virkar sem SCDC og DDC stýringar, og endurstillingarstýring fyrir uppruna. • Uppruna SCDC stjórnandinn inniheldur I2C aðalstýringuna. I2C aðalstýringin flytur SCDC gagnaskipulagið frá FPGA uppsprettu yfir í ytri vaskinn fyrir HDMI 2.0b notkun. Til dæmisampef útgefinn gagnastraumur er 6,000 Mbps, skipar Nios II örgjörvi I2C aðalstýringunni að uppfæra TMDS_BIT_CLOCK_RATIO og SCRAMBLER_ENABLE bita TMDS stillingaskrárinnar í vaski í 1. • Sami I2C skipstjóri flytur einnig DDC gagnaskipulagið (E-EDID) á milli HDMI uppsprettu og ytri vaska. • Nios II CPU virkar sem endurstillingarstýring fyrir HDMI uppsprettu. Örgjörvinn treystir á reglubundna hraðagreiningu frá RX endurstillingarstjórnunareiningunni til að ákvarða hvort TX krefst endurstillingar. Avalon-MM þrælaþýðandinn veitir viðmótið á milli Nios II örgjörvans Avalon-MM aðalviðmóts og Avalon-MM þrælviðmóta IOPLL og TX Native PHY HDMI uppsprettunnar utanaðkomandi. • Endurstillingarraðflæðið fyrir TX er það sama og RX, nema að PLL og endurstillingu senditækisins og endurstillingaröðin eru framkvæmd í röð. Sjá mynd 24 á blaðsíðu 67.

Mynd 24. Reconfiguration Sequence Flow
Myndin sýnir Nios II hugbúnaðarflæðið sem felur í sér stýringar fyrir I2C master og HDMI uppsprettu.3.5. Dynamic Range and Mastering (HDR) InfoFrame ísetning og síun
HDMI Intel FPGA IP hönnunin tdampLe felur í sér sýnikennslu á innsetningu HDR InfoFrame í RX-TX loopback kerfi.
HDMI Specification útgáfa 2.0b gerir kleift að senda Dynamic Range og Mastering InfoFrame í gegnum HDMI aukastraum. Í sýnikennslunni styður Auxiliary Data Insertion blokkin HDR-innsetninguna. Þú þarft aðeins að forsníða fyrirhugaðan HDR InfoFrame pakka eins og tilgreint er í merkjalista töflu einingarinnar og nota meðfylgjandi AUX Insertion Control eining til að skipuleggja innsetningu HDR InfoFrame einu sinni í hverjum myndbandsramma.
Í þessu frvampLe uppsetningu, í þeim tilvikum þar sem komandi aukastraumur inniheldur nú þegar HDR InfoFrame, er streymt HDR efni síað. Sían kemur í veg fyrir að HDR InfoFrames stangist á við sendingu og tryggir að aðeins gildin sem tilgreind eru í HDR SampLe Gagnaeining er notuð.
Mynd 25. RX-TX hlekkur með Dynamic Range og Mastering InfoFrame Insertion
Myndin sýnir blokkskýringarmynd af RX-TX hlekk, þar á meðal Dynamic Range og Mastering InfoFrame innsetningu í HDMI TX kjarna aukastrauminn.
Tafla 37. Hjálpargagnainnsetningarblokk (altera_hdmi_aux_hdr) Merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla
klk	Inntak	1	Klukkuinntak. Þessi klukka ætti að vera tengd við tengihraðaklukkuna.
endurstilla	Inntak	1	Endurstilla inntak.

Auxiliary Packet Generator og Multiplexer merki
multiplexer_out_data	Framleiðsla	72	Avalon streymisúttak frá multiplexeranum.
multiplexer_out_valid	Framleiðsla	1
multiplexer_out_ready	Framleiðsla	1
multiplexer_out_startofpacket	Framleiðsla	1
multiplexer_out_endofpacket	Framleiðsla	1
multiplexer_out_rás	Framleiðsla	11
multiplexer_in_data	Inntak	72	Avalon streymisinntak í In1 tengi margföldunartækisins. HDMI TX Video Vsync. Þetta merki ætti að vera samstillt við tengihraðaklukku lénið. Kjarninn setur HDR InfoFrame í aukastrauminn við hækkandi brún þessa merkis.
multiplexer_in_valid	Inntak	1
multiplexer_in_ready	Inntak	1
multiplexer_in_startofpacket	Inntak	1
multiplexer_in_endofpacket hdmi_tx_vsync	Inntak Inntak	1 1

Tafla 38. HDR Data Module (altera_hdmi_hdr_infoframe) Merki

Merki	Stefna	Breidd	Lýsing
hb0	Framleiðsla	8	Hausbæti 0 í Dynamic Range og Mastering InfoFrame: InfoFrame tegundarkóði.
hb1	Framleiðsla	8	Hausbæti 1 í Dynamic Range og Mastering InfoFrame: InfoFrame útgáfunúmer.
hb2	Framleiðsla	8	Hausbæti 2 í Dynamic Range og Mastering InfoFrame: Lengd InfoFrame.
pb	Inntak	224	Gagnabæti Dynamic Range og Mastering InfoFrame.

Tafla 39. Dynamic Range og Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Skilgreining	Stöðug lýsigögn Tegund 1
7:0	Gagnabæti 1: {5'h0, EOTF[2:0]}
15:8	Gagnabæti 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Gagnabæti 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Gagnabæti 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Gagnabæti 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Gagnabæti 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Gagnabæti 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Gagnabæti 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Gagnabæti 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Gagnabæti 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Gagnabæti 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Gagnabæti 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Gagnabæti 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Gagnabæti 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Gagnabæti 15: Static_Metadata_Descriptor	hvítur_punktur_x, LSB
127:120	Gagnabæti 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Gagnabæti 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Gagnabæti 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Gagnabæti 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Gagnabæti 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Gagnabæti 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Gagnabæti 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Gagnabæti 23: Static_Metadata_Descriptor	Hámarks innihaldsljósastig, LSB
191:184	Gagnabæti 24: Static_Metadata_Descriptor	Hámarks innihaldsljósastig, MSB
199:192	Gagnabæti 25: Static_Metadata_Descriptor	Hámarks ljósmagn í ramma, LSB
207:200	Gagnabæti 26: Static_Metadata_Descriptor	Hámarks meðalljósastig ramma, MSB
215:208	Frátekið
223:216	Frátekið

Slökkva á HDR innsetningu og síun
Slökkt er á innsetningu og síu HDR gerir þér kleift að sannreyna endursendingu HDR efnis sem þegar er til í upprunahjálparstraumnum án nokkurra breytinga á RX-TX Retransmit hönnuninni td.ample.
Til að slökkva á innsetningu og síun HDR InfoFrame:

1. Stilltu block_ext_hdr_infoframe á 1'b0 í rxtx_link.v file til að koma í veg fyrir síun á HDR InfoFrame frá aukastraumnum.
2. Stilltu multiplexer_in0_valid fyrir avalon_st_multiplexer tilvikið í altera_hdmi_aux_hdr.v file til 1'b0 til að koma í veg fyrir að aukapakkaframleiðandinn myndist og setji viðbótar HDR InfoFrame inn í TX hjálparstrauminn.
   

3.6. Klukkukerfi
Klukkukerfið sýnir klukkulénin í HDMI Intel FPGA IP hönnuninni tdample.
Mynd 26. HDMI Intel FPGA IP Hönnun Example Clocking Scheme (Intel Quartus Prime Pro Edition)Mynd 27. HDMI Intel FPGA IP Hönnun Example Clocking Scheme (Intel Quartus Prime Standard Edition)Tafla 40. Klukkukerfismerki

Klukka	Merkjaheiti í hönnun	Lýsing
TX IOPLL/ TX PLL viðmiðunarklukka 1	hdmi_clk_in	Tilvísunarklukka til TX IOPLL og TX PLL. Klukkutíðnin er sú sama og væntanleg TMDS klukkutíðni frá HDMI TX TMDS klukkurásinni. Fyrir þessa HDMI Intel FPGA IP hönnun tdample, þessi klukka er tengd við RX TMDS klukkuna í sýnikennsluskyni. Í umsókn þinni þarftu að útvega sérstaka klukku með TMDS klukkutíðni frá forritanlegum sveiflu fyrir betri jitterafköst. Athugið: Ekki nota senditæki RX pinna sem TX PLL viðmiðunarklukku. Hönnunin þín mun ekki passa ef þú setur HDMI TX refclk á RX pinna.
TX senditæki klukka út	tx_clk	Klukka endurheimt úr senditækinu og tíðnin er breytileg eftir gagnahraða og táknum á hverja klukku. TX útklukkutíðni senditækis = Gagnahraði senditækis/ (Tákn á klukku*10)
TX PLL raðklukka	tx_bonding_clocks	Serial hraðklukka búin til af TX PLL. Klukkutíðnin er stillt út frá gagnahraðanum.
TX/RX tengihraðaklukka	ls_clk	Link hraðaklukka. Klukkutíðni tengihraða fer eftir væntanlegri TMDS klukkutíðni, yfirampling factor, tákn á klukku og TMDS bita klukkuhlutfall.

		TMDS bita klukkuhlutfall	Link Speed ​​Clock Frequency
		0	TMDS klukkutíðni/ Tákn á hverja klukku
		1	TMDS klukkutíðni *4 / Tákn á hverja klukku
TX/RX myndbandsklukka	við_clk	Myndgagnaklukka. Klukkutíðni myndbandsgagna er fengin af TX hlekkahraðaklukkunni byggt á litadýptinni.
		TMDS bita klukkuhlutfall	Tíðni myndbandsgagnaklukka
		0	TMDS klukka/ Tákn á hverja klukku/ Litadýptarstuðull
		1	TMDS klukka *4 / Tákn á klukku/ Litadýptarstuðull
		Bitar á lit	Litadýptarstuðull
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS klukka	tmds_clk_in	TMDS klukkurás frá HDMI RX og tengist viðmiðunarklukkunni við IOPLL.
RX CDR viðmiðunarklukka 0 /TX PLL viðmiðunarklukka 0	fr_clk	Frjáls hlaupandi viðmiðunarklukka til RX CDR og TX PLL. Þessi klukka er nauðsynleg fyrir kvörðun fyrir virkjun.
RX CDR viðmiðunarklukka 1	iopll_outclk0	Tilvísunarklukka í RX CDR RX senditækisins.
		Gagnahlutfall	RX viðmiðunarklukka tíðni
		Gagnahraði <1 Gbps	5× TMDS klukkutíðni
		1 Gbps< Gagnahraði <3.4 Gbps	TMDS klukkutíðni
		Gagnahraði >3.4 Gbps	4× TMDS klukkutíðni
		• Gagnahraði <1 Gbps: Fyrir yfirfærslurampling til að uppfylla lágmarkskröfur um gagnahraða senditæki. • Gagnahraði >3.4 Gbps: Til að bæta upp TMDS bitahraða á móti klukkuhlutfalli sem er 1/40 til að viðhalda gagnahraða senditækis á móti klukku í 1/10. Athugið: Ekki nota senditæki RX pinna sem CDR viðmiðunarklukku. Hönnunin þín mun ekki passa ef þú setur HDMI RX refclk á RX pinna.
RX senditæki klukka út	rx_clk	Klukka endurheimt úr senditækinu og tíðnin er breytileg eftir gagnahraða og táknum á hverja klukku. Klukkutíðni RX senditækis = Gagnahraði senditækis/ (Tákn á klukku*10)
Stjórnunarklukka	mgmt_clk	Frjáls hlaupandi 100 MHz klukka fyrir þessa íhluti:

		• Avalon-MM tengi fyrir endurstillingu — Krafan um tíðnisvið er á bilinu 100–125 MHz. •, PHY endurstillingarstýring fyrir endurstillingarröð senditækis — Krafan um tíðnisvið er á bilinu 1–500 MHz. • IOPLL endurstilling — Hámarksklukkutíðni er 100 MHz. • RX endurstilling fyrir stjórnun • ÖRGJÖRVI • I2C Master
I2C klukka	i2c_clk	100 MHz klukkuinntak sem klukkar I2C þræl, SCDC skrár í HDMI RX kjarna og EDID vinnsluminni.

Tengdar upplýsingar

• Notkun senditækis RX pinna sem CDR viðmiðunarklukku
• Notkun senditækis RX pinna sem TX PLL viðmiðunarklukku

3.7. Tengimerki
Töflurnar sýna merki fyrir HDMI Intel FPGA IP hönnun tdample.
Tafla 41. Merki á efstu stigi

Merki	Stefna	Breidd	Lýsing
Oscillator merki um borð
clk_fpga_b3_p	Inntak	1	100 MHz laus klukka fyrir kjarnaviðmiðunarklukku
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Inntak	1	625 MHz laus klukka fyrir viðmiðunarklukku senditækis; þessi klukka getur verið af hvaða tíðni sem er

Notendahnappar og LED
notandi_pb	Inntak	1	Ýttu á hnappinn til að stjórna HDMI Intel FPGA IP hönnunarvirkninni
cpu_resetn	Inntak	1	Alþjóðleg endurstilling
user_led_g	Framleiðsla	4	Grænn LED skjár Sjá Vélbúnaðaruppsetning á blaðsíðu 89 fyrir frekari upplýsingar um LED aðgerðir.
user_led_r	Framleiðsla	4	Rauður LED skjár Sjá Vélbúnaðaruppsetning á blaðsíðu 89 fyrir frekari upplýsingar um LED aðgerðir.

HDMI FMC dótturkortapinnar á FMC tengi B
fmcb_gbtclk_m2c_p_0	Inntak	1	HDMI RX TMDS klukka
fmcb_dp_m2c_p	Inntak	3	HDMI RX rauðar, grænar og bláar gagnarásir • Bitec dótturkort endurskoðun 11 — [0]: RX TMDS rás 1 (græn) — [1]: RX TMDS rás 2 (rauð) — [2]: RX TMDS rás 0 (blá) • Bitec dótturkort endurskoðun 4 eða 6 — [0]: RX TMDS Rás 1 (græn)— pólun snúið við — [1]: RX TMDS Rás 0 (Blá)— pólun snúið — [2]: RX TMDS Rás 2 (Rauð)— pólun snúið
fmcb_dp_c2m_p	Framleiðsla	4	HDMI TX klukka, rauðar, grænar og bláar gagnarásir • Bitec dótturkort endurskoðun 11 — [0]: TX TMDS rás 2 (rauð) — [1]: TX TMDS rás 1 (græn) — [2]: TX TMDS rás 0 (blá) — [3]: TX TMDS klukkarás • Bitec dótturkort endurskoðun 4 eða 6 — [0]: TX TMDS klukkarás — [1]: TX TMDS rás 0 (blá) — [2]: TX TMDS rás 1 (græn) — [3]: TX TMDS rás 2 (rauð)
fmcb_la_rx_p_9	Inntak	1	HDMI RX +5V aflskynjari
fmcb_la_rx_p_8	Innút	1	HDMI RX hot plug skynjari
fmcb_la_rx_n_8	Innút	1	HDMI RX I2C SDA fyrir DDC og SCDC
fmcb_la_tx_p_10	Inntak	1	HDMI RX I2C SCL fyrir DDC og SCDC
fmcb_la_tx_p_12	Inntak	1	HDMI TX hot plug skynjari
fmcb_la_tx_n_12	Innút	1	HDMI I2C SDA fyrir DDC og SCDC
fmcb_la_rx_p_10	Innút	1	HDMI I2C SCL fyrir DDC og SCDC
fmcb_la_tx_p_11	Innút	1	HDMI I2C SDA til að stjórna endurkeyrslu
fmcb_la_rx_n_9	Innút	1	HDMI I2C SCL til að stjórna endurkeyrslu

Tafla 42. HDMI RX efstu merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla merki
mgmt_clk	Inntak	1	Inntak kerfisklukka (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Inntak	1	Frjáls hlaupandi klukka (625 MHz) fyrir aðalviðmiðunarklukku senditækis. Þessi klukka er nauðsynleg fyrir kvörðun senditækis meðan á ræsingu stendur. Þessi klukka getur verið af hvaða tíðni sem er.
endurstilla	Inntak	1	Inntak fyrir endurstillingu kerfis

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla merki
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Inntak	1	Endurstilling inntaks senditækis. Þetta merki er fullyrt á meðan skipt er um viðmiðunarklukkur (frá lausri hlaupandi klukku yfir í TMDS klukku) í ræsingu.
tmds_clk_in	Inntak	1	HDMI RX TMDS klukka
i2c_clk	Inntak	1	Klukkuinntak fyrir DDC og SCDC tengi
vid_clk_out	Framleiðsla	1	Myndklukka framleiðsla
ls_clk_out	Framleiðsla	1	Klukkuútgangur tengihraða
sys_init	Framleiðsla	1	Kerfisræsing til að endurstilla kerfið við ræsingu

RX senditæki og IOPLL merki
rx_serial_data	Inntak	3	HDMI raðgögn til RX Native PHY
gxb_rx_tilbúinn	Framleiðsla	1	Gefur til kynna að RX Native PHY sé tilbúið
gxb_rx_cal_busy_out	Framleiðsla	3	RX Native PHY kvörðun upptekinn við sendimóttakara
gxb_rx_cal_busy_in	Inntak	3	Kvörðun upptekinn merki frá sendimóttakara til RX Native PHY
iopll_læst	Framleiðsla	1	Gefðu til kynna að IOPLL sé læst
gxb_reconfig_write	Inntak	3	Endurstilling senditækis Avalon-MM tengi frá RX Native PHY yfir í sendimóttakara
gxb_reconfig_read	Inntak	3
gxb_reconfig_address	Inntak	30
gxb_reconfig_writedata	Inntak	96
gxb_reconfig_readdata	Framleiðsla	96
gxb_reconfig_waitrequest	Framleiðsla	3

RX endurstillingarstjórnun
rx_reconfig_en	Framleiðsla	1	RX endurstilling gerir merki kleift
mæla	Framleiðsla	24	HDMI RX TMDS klukkutíðnimæling (í 10 ms)
mælikvarði_gildur	Framleiðsla	1	Gefur til kynna að mælingarmerkið sé gilt
os	Framleiðsla	1	Utanríkisampling þáttur: • 0: Engin yfirferðamplanga • 1: 5× yfiramplanga
reconfig_mgmt_write	Framleiðsla	1	RX endurstillingarstjórnun Avalon minniskortað viðmót við sendimóttakara
reconfig_mgmt_read	Framleiðsla	1
reconfig_mgmt_address	Framleiðsla	12

reconfig_mgmt_writedata	Framleiðsla	32
reconfig_mgmt_readdata	Inntak	32
reconfig_mgmt_waitrequest	Inntak	1

HDMI RX kjarnamerki
TMDS_Bit_clock_Ratio	Framleiðsla	1	SCDC skrá tengi
hljóð_de	Framleiðsla	1	HDMI RX kjarna hljóðviðmót Sjá kaflann Sink tengi í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
hljóðgögn	Framleiðsla	256
audio_info_ai	Framleiðsla	48
hljóð_N	Framleiðsla	20
hljóð_CTS	Framleiðsla	20
hljóð_lýsigögn	Framleiðsla	165
hljóðsnið	Framleiðsla	5
aux_pkt_data	Framleiðsla	72	HDMI RX kjarna aukatengi Sjá kaflann Sink tengi í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
aux_pkt_addr	Framleiðsla	6
aux_pkt_wr	Framleiðsla	1
aukagögn	Framleiðsla	72
aux_sop	Framleiðsla	1
aux_eop	Framleiðsla	1
aux_gildur	Framleiðsla	1
aux_villa	Framleiðsla	1
gcp	Framleiðsla	6	HDMI RX kjarna hliðarbandsmerki Sjá kaflann Sink tengi í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
info_avi	Framleiðsla	112
info_vsi	Framleiðsla	61
colordepth_mgmt_sync	Framleiðsla	2
við_gögn	Framleiðsla	N*48	HDMI RX kjarna myndbandstengi Athugið: N = tákn á hverja klukku Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
við_vsync	Framleiðsla	N
við_hsync	Framleiðsla	N
vid_de	Framleiðsla	N
ham	Framleiðsla	1	HDMI RX kjarnastýring og stöðutengi Athugið: N = tákn á hverja klukku Vísa til Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
ctrl	Framleiðsla	N*6
læst	Framleiðsla	3
við_lás	Framleiðsla	1
in_5v_power	Inntak	1	HDMI RX 5V uppgötvun og skynjun á heitum tengi. Sjáðu Vaskviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
hdmi_rx_hpd_n	Innút	1

hdmi_rx_i2c_sda	Innút	1	HDMI RX DDC og SCDC tengi
hdmi_rx_i2c_scl	Innút	1

RX EDID vinnsluminni merki
edid_ram_access	Inntak	1	HDMI RX EDID RAM aðgangsviðmót. Settu fram edid_ram_access þegar þú vilt skrifa eða lesa úr EDID vinnsluminni, annars ætti þetta merki að vera lágt.
edid_ram_address	Inntak	8
edid_ram_write	Inntak	1
edid_ram_read	Inntak	1
edid_ram_readdata	Framleiðsla	8
edid_ram_writedata	Inntak	8
edid_ram_waitrequest	Framleiðsla	1

Tafla 43. HDMI TX efstu merki

Merki	Stefna	Breidd	Lýsing
Klukka og endurstilla merki
mgmt_clk	Inntak	1	Inntak kerfisklukka (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Inntak	1	Frjáls hlaupandi klukka (625 MHz) fyrir aðalviðmiðunarklukku senditækis. Þessi klukka er nauðsynleg fyrir kvörðun senditækis meðan á ræsingu stendur. Þessi klukka getur verið af hvaða tíðni sem er.
endurstilla	Inntak	1	Inntak fyrir endurstillingu kerfis
hdmi_clk_in	Inntak	1	Tilvísun klukka til TX IOPLL og TX PLL. Klukkutíðnin er sú sama og TMDS klukkutíðnin.
vid_clk_out	Framleiðsla	1	Myndklukka framleiðsla
ls_clk_out	Framleiðsla	1	Klukkuútgangur tengihraða
sys_init	Framleiðsla	1	Kerfisræsing til að endurstilla kerfið við ræsingu
endurstilla_xcvr	Inntak	1	Endurstilla á TX senditæki
endurstilla_pll	Inntak	1	Endurstilla í IOPLL og TX PLL
reset_pll_reconfig	Framleiðsla	1	Endurstilla í PLL endurstillingu

TX senditæki og IOPLL merki
tx_serial_data	Framleiðsla	4	HDMI raðgögn frá TX Native PHY
gxb_tx_tilbúinn	Framleiðsla	1	Gefur til kynna að TX Native PHY sé tilbúið
gxb_tx_cal_busy_out	Framleiðsla	4	TX Native PHY kvörðun upptekinn merki til senditækisins
gxb_tx_cal_busy_in	Inntak	4	Kvörðun upptekinn merki frá sendimóttakara til TX Native PHY

TX senditæki og IOPLL merki
iopll_læst	Framleiðsla	1	Gefðu til kynna að IOPLL sé læst
txpll_læst	Framleiðsla	1	Gefðu til kynna að TX PLL sé læst
gxb_reconfig_write	Inntak	4	Endurstilling senditækis Avalon minniskortað viðmót frá TX Native PHY yfir í sendimóttakara
gxb_reconfig_read	Inntak	4
gxb_reconfig_address	Inntak	40
gxb_reconfig_writedata	Inntak	128
gxb_reconfig_readdata	Framleiðsla	128
gxb_reconfig_waitrequest	Framleiðsla	4

TX IOPLL og TX PLL endurstillingarmerki
pll_reconfig_write/ tx_pll_reconfig_write	Inntak	1	TX IOPLL/TX PLL endurstilling Avalon minniskortað tengi
pll_reconfig_read/ tx_pll_reconfig_read	Inntak	1
pll_reconfig_address/ tx_pll_reconfig_address	Inntak	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Inntak	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Framleiðsla	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Framleiðsla	1
os	Inntak	2	Utanríkisampling þáttur: • 0: Engin yfirferðamplanga • 1: 3× yfiramplanga • 2: 4× yfiramplanga • 3: 5× yfiramplanga
mæla	Inntak	24	Gefur til kynna TMDS klukkutíðni vídeóupplausnar sem sendir.

HDMI TX kjarnamerki
ctrl	Inntak	6*N	HDMI TX kjarnastýringarviðmót Athugið: N = Tákn á hverja klukku Sjá kaflann um upprunaviðmót í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
ham	Inntak	1
TMDS_Bit_clock_Ratio	Inntak	1	SCDC skrá tengi Sjá kaflann um upprunaviðmót í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
Scrambler_Enable	Inntak	1
hljóð_de	Inntak	1	HDMI TX kjarna hljóðviðmót Vísa til Upprunaviðmót kafla í HDMI Intel FPGA IP notendahandbók fyrir frekari upplýsingar.
hljóð_þögg	Inntak	1
hljóðgögn	Inntak	256
áfram…

HDMI TX kjarnamerki
audio_info_ai	Inntak	49
hljóð_N	Inntak	22
hljóð_CTS	Inntak	22
hljóð_lýsigögn	Inntak	166
hljóðsnið	Inntak	5
i2c_master_write	Inntak	1	TX I2C meistari Avalon minniskortað tengi við I2C meistara inni í TX kjarna. Athugið: Þessi merki eru aðeins tiltæk þegar þú kveikir á Láttu I2C fylgja með breytu.
i2c_master_read	Inntak	1
i2c_master_address	Inntak	4
i2c_master_writedata	Inntak	32
i2c_master_readdata	Framleiðsla	32
aux_tilbúinn	Framleiðsla	1	HDMI TX kjarna aukatengi Sjá kaflann um upprunaviðmót í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
aukagögn	Inntak	72
aux_sop	Inntak	1
aux_eop	Inntak	1
aux_gildur	Inntak	1
gcp	Inntak	6	HDMI TX kjarna hliðarbandsmerki Sjá kaflann um upprunaviðmót í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
info_avi	Inntak	113
info_vsi	Inntak	62
við_gögn	Inntak	N*48	HDMI TX kjarna myndbandstengi Athugið: N = tákn á klukku Sjá kaflann um upprunaviðmót í HDMI Intel FPGA IP notendahandbókinni fyrir frekari upplýsingar.
við_vsync	Inntak	N
við_hsync	Inntak	N
vid_de	Inntak	N

I2C og Hot Plug Detect Merki
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Athugið: Þegar þú kveikir á Láttu I2C fylgja með breytu, þetta merki er sett í TX kjarna og mun ekki sjást á þessu stigi.	Framleiðsla	1	I2C Master Avalon minniskortað tengi
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Athugið: Þegar þú kveikir á Láttu I2C fylgja með breytu, þetta merki er sett í TX kjarna og mun ekki sjást á þessu stigi.	Framleiðsla	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Athugið: Þegar þú kveikir á Láttu I2C fylgja með breytu, þetta merki er sett í TX kjarna og mun ekki sjást á þessu stigi.	Inntak	1
áfram…

I2C og Hot Plug Detect Merki
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Athugið: Þegar þú kveikir á Láttu I2C fylgja með breytu, þetta merki er sett í TX kjarna og mun ekki sjást á þessu stigi.	Inntak	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Framleiðsla	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Framleiðsla	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Inntak	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Inntak	1
hdmi_tx_i2c_sda	Innút	1	HDMI TX DDC og SCDC tengi
hdmi_tx_i2c_scl	Innút	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Innút	1	I2C tengi fyrir Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Innút	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Innút	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Innút	1
tx_i2c_avalon_waitrequest	Framleiðsla	1	Avalon minniskortað viðmót I2C meistara
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Inntak	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Inntak	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Framleiðsla	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Inntak	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Inntak	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Framleiðsla	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Framleiðsla	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Inntak	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Inntak	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Framleiðsla	8
áfram…

I2C og Hot Plug Detect Merki
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Inntak	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Inntak	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Framleiðsla	1
hdmi_tx_hpd_n	Inntak	1	HDMI TX hotplug skynjun tengi
tx_hpd_ack	Inntak	1
tx_hpd_req	Framleiðsla	1

Tafla 44. Sendiviðtakar arbiter merki

Merki	Stefna	Breidd	Lýsing
klk	Inntak	1	Endurstilling klukka. Þessi klukka verður að deila sömu klukku með endurstillingarstjórnunarblokkunum.
endurstilla	Inntak	1	Endurstilla merki. Þessi endurstilling verður að deila sömu endurstillingu með endurstillingarstjórnunarblokkunum.
rx_rcfg_is	Inntak	1	RX endurstillingar virkja merki
tx_rcfg_is	Inntak	1	TX endurstillingar virkja merki
rx_rcfg_ch	Inntak	2	Gefur til kynna hvaða rás á að endurstilla á RX kjarnanum. Þetta merki verður alltaf að vera haldið fram.
tx_rcfg_ch	Inntak	2	Gefur til kynna hvaða rás á að endurstilla á TX kjarnanum. Þetta merki verður alltaf að vera haldið fram.
rx_reconfig_mgmt_write	Inntak	1	Endurstilling Avalon-MM tengi frá RX endurstillingarstjórnun
rx_reconfig_mgmt_read	Inntak	1
rx_reconfig_mgmt_address	Inntak	10
rx_reconfig_mgmt_writedata	Inntak	32
rx_reconfig_mgmt_readdata	Framleiðsla	32
rx_reconfig_mgmt_waitrequest	Framleiðsla	1
tx_reconfig_mgmt_write	Inntak	1	Endurstilling Avalon-MM tengi frá TX endurstillingarstjórnun
tx_reconfig_mgmt_read	Inntak	1
tx_reconfig_mgmt_address	Inntak	10
tx_reconfig_mgmt_writedata	Inntak	32
tx_reconfig_mgmt_readdata	Framleiðsla	32
tx_reconfig_mgmt_waitrequest	Framleiðsla	1
reconfig_write	Framleiðsla	1	Endurstilling Avalon-MM tengi við senditækið
reconfig_read	Framleiðsla	1
áfram…

Merki	Stefna	Breidd	Lýsing
reconfig_address	Framleiðsla	10
reconfig_writedata	Framleiðsla	32
rx_reconfig_readdata	Inntak	32
rx_reconfig_waitrequest	Inntak	1
tx_reconfig_readdata	Inntak	1
tx_reconfig_waitrequest	Inntak	1
rx_cal_busy	Inntak	1	Kvörðunarstöðumerki frá RX senditæki
tx_cal_busy	Inntak	1	Kvörðunarstöðumerki frá TX senditæki
rx_reconfig_cal_busy	Framleiðsla	1	Kvörðunarstöðumerki til PHY endurstillingarstýringar RX senditækisins
tx_reconfig_cal_busy	Framleiðsla	1	Kvörðunarstöðumerki frá PHY endurstillingarstýringu TX senditækisins

Tafla 45. RX-TX tengimerki

Merki	Stefna	Breidd	Lýsing
endurstilla	Inntak	1	Endurstilla á myndband/hljóð/hjálp/hliðarbönd FIFO biðminni.
hdmi_tx_ls_clk	Inntak	1	HDMI TX tengihraðaklukka
hdmi_rx_ls_clk	Inntak	1	HDMI RX tengihraðaklukka
hdmi_tx_vid_clk	Inntak	1	HDMI TX myndbandsklukka
hdmi_rx_vid_clk	Inntak	1	HDMI RX myndbandsklukka
hdmi_rx_læst	Inntak	3	Gefur til kynna HDMI RX læst stöðu
hdmi_rx_de	Inntak	N	HDMI RX myndbandstengi Athugið: N = tákn á hverja klukku
hdmi_rx_hsync	Inntak	N
hdmi_rx_vsync	Inntak	N
hdmi_rx_data	Inntak	N*48
rx_audio_format	Inntak	5	HDMI RX hljóðviðmót
rx_audio_metadata	Inntak	165
rx_audio_info_ai	Inntak	48
rx_audio_CTS	Inntak	20
rx_audio_N	Inntak	20
rx_audio_de	Inntak	1
rx_audio_data	Inntak	256
rx_gcp	Inntak	6	HDMI RX hliðarband tengi
rx_info_avi	Inntak	112
rx_info_vsi	Inntak	61
áfram…

Merki	Stefna	Breidd	Lýsing
rx_aux_eop	Inntak	1	HDMI RX aukatengi
rx_aux_sop	Inntak	1
rx_aux_valid	Inntak	1
rx_aux_data	Inntak	72
hdmi_tx_de	Framleiðsla	N	HDMI TX myndviðmót Athugið: N = tákn á hverja klukku
hdmi_tx_hsync	Framleiðsla	N
hdmi_tx_vsync	Framleiðsla	N
hdmi_tx_data	Framleiðsla	N*48
tx_audio_format	Framleiðsla	5	HDMI TX hljóðviðmót
tx_audio_metadata	Framleiðsla	165
tx_audio_info_ai	Framleiðsla	48
tx_audio_CTS	Framleiðsla	20
tx_audio_N	Framleiðsla	20
tx_audio_de	Framleiðsla	1
tx_audio_data	Framleiðsla	256
tx_gcp	Framleiðsla	6	HDMI TX hliðarband tengi
tx_info_avi	Framleiðsla	112
tx_info_vsi	Framleiðsla	61
tx_aux_eop	Framleiðsla	1	HDMI TX aukatengi
tx_aux_sop	Framleiðsla	1
tx_aux_valid	Framleiðsla	1
tx_aux_data	Framleiðsla	72
tx_aux_tilbúinn	Framleiðsla	1

Tafla 46. Kerfismerki pallahönnuðar

Merki	Stefna	Breidd	Lýsing
cpu_clk (Intel Quartus Prime Standard Edition)	Inntak	1	CPU klukka
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Inntak	1	Endurstillt örgjörva
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Inntak	1	TMDS bita klukkuhlutfall
measure_pio_external_connection_export	Inntak	24	Áætluð TMDS klukkutíðni
áfram…

Merki	Stefna	Breidd	Lýsing
mæli_gild_pio_external_connection_export t	Inntak	1	Gefur til kynna að mælikvarði PIO sé gilt
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Inntak	1	I2C Master tengi
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Inntak	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Framleiðsla	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Framleiðsla	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Inntak	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Inntak	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Framleiðsla	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Framleiðsla	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Framleiðsla	3	I2C Master Avalon minniskortað tengi fyrir DDC og SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Framleiðsla	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Inntak	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Framleiðsla	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Inntak	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Framleiðsla	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Framleiðsla	3	I2C Master Avalon minniskortað tengi fyrir Bitec dótturkort endurskoðun 11, T1181 stjórn
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Framleiðsla	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Inntak	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Framleiðsla	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Inntak	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Framleiðsla	1
áfram…

Merki	Stefna	Breidd	Lýsing
edid_ram_access_pio_external_connection_exp ort	Framleiðsla	1	EDID RAM aðgangsviðmót. Fullyrðu edid_ram_access_pio_ external_connection_ export þegar þú vilt skrifa í eða lesa úr EDID vinnsluminni á RX toppnum. Tengdu EDID RAM aðgang Avalon-MM þræl í Platform Designer við EDID RAM tengi á efstu RX einingunum.
edid_ram_slave_translator_address	Framleiðsla	8
edid_ram_slave_translator_write	Framleiðsla	1
edid_ram_slave_translator_read	Framleiðsla	1
edid_ram_slave_translator_readdata	Inntak	8
edid_ram_slave_translator_writedata	Framleiðsla	8
edid_ram_slave_translator_waitrequest	Inntak	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Inntak	1	RX PMA endurstilling Avalon minniskortað tengi
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Inntak	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Framleiðsla	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Framleiðsla	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Framleiðsla	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Framleiðsla	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Inntak	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Framleiðsla	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Inntak	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Inntak	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Framleiðsla	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Framleiðsla	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Inntak	1	TX PLL endurstilling Avalon minniskortað tengi
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Framleiðsla	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Framleiðsla	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Framleiðsla	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Framleiðsla	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Inntak	32
áfram…

Merki	Stefna	Breidd	Lýsing
tx_pll_waitrequest_pio_external_connection_ útflutningur	Inntak	1	TX PLL þjónustubeiðni
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Framleiðsla	12	TX PMA endurstilling Avalon minniskortað tengi
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Framleiðsla	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Framleiðsla	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Inntak	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Framleiðsla	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Inntak	1
tx_pma_waitrequest_pio_external_connection_ útflutningur	Inntak	1	TX PMA þjónustubeiðni
tx_pma_cal_busy_pio_external_connection_exp ort	Inntak	1	TX PMA endurkvörðun á tali
tx_pma_ch_export	Framleiðsla	2	TX PMA rásir
tx_rcfg_en_pio_external_connection_export	Framleiðsla	1	TX PMA endurstilling virkja
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Framleiðsla	32	TX IOPLL endurstilling Avalon minniskortað tengi
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Inntak	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Inntak	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Framleiðsla	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Framleiðsla	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Framleiðsla	1
tx_os_pio_external_connection_export	Framleiðsla	2	Utanríkisampling þáttur: • 0: Engin yfirferðamplanga • 1: 3× yfiramplanga • 2: 4× yfiramplanga • 3: 5× yfiramplanga
tx_rst_pll_pio_external_connection_export	Framleiðsla	1	Endurstilla í IOPLL og TX PLL
tx_rst_xcvr_pio_external_connection_export	Framleiðsla	1	Endurstilla á TX Native PHY
wd_timer_resetrequest_reset	Framleiðsla	1	Tímarit endurstillingar varðhundar
color_depth_pio_external_connection_export	Inntak	2	Litadýpt
tx_hpd_ack_pio_external_connection_export	Framleiðsla	1	Fyrir TX hotplug greina handabandi
tx_hpd_req_pio_external_connection_export	Inntak	1

3.8. Hönnun RTL breytur
Notaðu HDMI TX og RX Top RTL færibreyturnar til að sérsníða hönnunina tdample.
Flestar hönnunarfæribreytur eru fáanlegar í hönnunardæminuample flipi HDMI Intel FPGA IP breytu ritstjórans. Þú getur samt breytt hönnuninni tdample stillingar þig
gert í færibreyturitlinum í gegnum RTL breyturnar.

Tafla 47. HDMI RX Top Parameters

Parameter	Gildi	Lýsing
SUPPORT_DEEP_COLOR	• 0: Enginn djúpur litur • 1: Djúpur litur	Ákveður hvort kjarninn geti umritað djúp litasnið.
SUPPORT_AUXILIARY	• 0: Ekkert AUX • 1: AUX	Ákveður hvort aukarásarkóðun sé innifalin.
SYMBOLS_PER_CLOCK	8	Styður 8 tákn á klukku fyrir Intel Arria 10 tæki.
SUPPORT_HLJÓÐ	• 0: Ekkert hljóð • 1: Hljóð	Ákveður hvort kjarninn geti umritað hljóð.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (sjálfgefið gildi)	Log grunn 2 af EDID vinnsluminni stærð.
BITEC_DAUGHTER_CARD_REV	• 0: Miðar ekki á neitt Bitec HDMI dótturkort • 4: Styður Bitec HDMI dótturkort endurskoðun 4 • 6: Miðar á Bitec HDMI dótturkort endurskoðun 6 •11: Miðar á Bitec HDMI dótturkort endurskoðun 11 (sjálfgefið)	Tilgreinir endurskoðun Bitec HDMI dótturkortsins sem notað er. Þegar þú breytir endurskoðuninni gæti hönnunin skipt um senditæki og snúið póluninni í samræmi við kröfur Bitec HDMI dótturkortsins. Ef þú stillir BITEC_DAUGHTER_CARD_REV færibreytuna á 0, gerir hönnunin engar breytingar á senditækisrásum og pólun.
POLARITY_INVERSION	• 0: Snúa pólun • 1: Ekki snúa við pólun	Stilltu þessa færibreytu á 1 til að snúa gildi hvers bita af inntaksgögnum. Með því að stilla þessa færibreytu á 1 er 4'b1111 úthlutað á rx_polinv tengi RX senditækisins.

Tafla 48. HDMI TX Top Parameters

Parameter	Gildi	Lýsing
USE_FPLL	1	Styður fPLL sem TX PLL aðeins fyrir Intel Cyclone® 10 GX tæki. Stilltu þessa færibreytu alltaf á 1.
SUPPORT_DEEP_COLOR	• 0: Enginn djúpur litur • 1: Djúpur litur	Ákveður hvort kjarninn geti umritað djúp litasnið.
SUPPORT_AUXILIARY	• 0: Ekkert AUX • 1: AUX	Ákveður hvort aukarásarkóðun sé innifalin.
SYMBOLS_PER_CLOCK	8	Styður 8 tákn á klukku fyrir Intel Arria 10 tæki.
áfram…

Parameter	Gildi	Lýsing
SUPPORT_HLJÓÐ	• 0: Ekkert hljóð • 1: Hljóð	Ákveður hvort kjarninn geti umritað hljóð.
BITEC_DAUGHTER_CARD_REV	• 0: Miðar ekki á neitt Bitec HDMI dótturkort • 4: Styður Bitec HDMI dótturkort endurskoðun 4 • 6: Miðar á Bitec HDMI dótturkort endurskoðun 6 • 11: Miðar á Bitec HDMI dótturkort endurskoðun 11 (sjálfgefið)	Tilgreinir endurskoðun Bitec HDMI dótturkortsins sem notað er. Þegar þú breytir endurskoðuninni gæti hönnunin skipt um senditæki og snúið póluninni í samræmi við kröfur Bitec HDMI dótturkortsins. Ef þú stillir BITEC_DAUGHTER_CARD_REV færibreytuna á 0, gerir hönnunin engar breytingar á senditækisrásum og pólun.
POLARITY_INVERSION	• 0: Snúa pólun • 1: Ekki snúa við pólun	Stilltu þessa færibreytu á 1 til að snúa gildi hvers bita af inntaksgögnum. Með því að stilla þessa færibreytu á 1 er 4'b1111 úthlutað á tx_polinv tengi TX senditækisins.

3.9. Uppsetning vélbúnaðar
HDMI Intel FPGA IP hönnunin tdample er HDMI 2.0b fær og framkvæmir gegnumgangandi sýnikennslu fyrir venjulegan HDMI myndbandsstraum.
Til að keyra vélbúnaðarprófið skaltu tengja HDMI-virkt tæki - eins og skjákort með HDMI tengi - við Transceiver Native PHY RX blokkina og HDMI vaskinn
inntak.

1. HDMI vaskur afkóðar tengið í venjulegan myndbandsstraum og sendir það til endurheimtskjarna klukkunnar.
2. HDMI RX kjarninn afkóðar vídeó-, auka- og hljóðgögnin til að fara aftur í lykkju samhliða HDMI TX kjarnanum í gegnum DCFIFO.
3. HDMI upprunatengi FMC dótturkortsins sendir myndina á skjá.

Athugið:
Ef þú vilt nota annað Intel FPGA þróunarborð verður þú að breyta úthlutun tækisins og pinnaúthlutunum. Hliðstæða stilling senditækisins er prófuð fyrir Intel Arria 10 FPGA þróunarbúnaðinn og Bitec HDMI 2.0 dótturkortið. Þú getur breytt stillingum fyrir þitt eigið borð.

Tafla 49. Innbyggður þrýstihnappur og notandi LED aðgerðir

Þrýstihnappur/LED	Virka
cpu_resetn	Ýttu einu sinni til að endurstilla kerfið.
notandi_pb[0]	Ýttu einu sinni til að skipta HPD merkinu yfir í staðlaða HDMI uppsprettu.
notandi_pb[1]	• Ýttu á og haltu inni til að gefa TX kjarnanum fyrirmæli um að senda DVI-kóðað merkið. • Slepptu til að senda HDMI-kóðað merki.
notandi_pb[2]	• Ýttu á og haltu inni til að gefa TX kjarnanum fyrirmæli um að hætta að senda InfoFrames frá hliðarbandsmerkjunum. • Slepptu til að halda áfram að senda InfoFrames frá hliðarbandsmerkjunum.
USER_LED[0]	RX HDMI PLL læsa staða. • 0 = Ólæst • 1 = Læst
USER_LED[1]	Staða RX senditækis tilbúinn.
áfram…

Þrýstihnappur/LED	Virka
	• 0 = Ekki tilbúið • 1 = Tilbúið
USER_LED[2]	RX HDMI kjarna læsa staða. • 0 = Að minnsta kosti 1 rás ólæst • 1 = Allar 3 rásirnar læstar
USER_LED[3]	RX framúrampling staða. • 0 = Ekki yfirampleiddi (gagnahraði > 1,000 Mbps í Intel Arria 10 tæki) • 1 = Yfirslitampleiddi (gagnahraði < 100 Mbps í Intel Arria 10 tæki)
USER_LED[4]	TX HDMI PLL læsa staða. • 0 = Ólæst • 1 = Læst
USER_LED[5]	Staða TX senditækis tilbúinn. • 0 = Ekki tilbúið • 1 = Tilbúið
USER_LED[6]	TX senditæki PLL læsa staða. • 0 = Ólæst • 1 = Læst
USER_LED[7]	TX yfirampling staða. • 0 = Ekki yfirampleiddi (gagnahraði > 1,000 Mbps í Intel Arria 10 tæki) • 1 = Yfirslitampleiddi (gagnahraði < 1,000 Mbps í Intel Arria 10 tæki)

3.10. Simulation Testbekkur
Hermiprófsbekkurinn líkir eftir HDMI TX serial loopback að RX kjarnanum.
Athugið:
Þessi hermiprófunarbekkur er ekki studdur fyrir hönnun með Include I2C færibreytuna virka.

3. HDMI 2.0 Hönnun Example (Stuðningur FRL = 0)
683156 | 2022.12.27
Mynd 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Tafla 50. Prófbekkur íhlutir

Hluti	Lýsing
Myndband TPG	Myndbandsprófamynstursgjafinn (TPG) veitir myndbandsörvunina.
Hljóð Sample Gen	Hljóðið sample rafall veitir hljóð sample áreiti. Rafallinn býr til stigvaxandi prófunargagnamynstur til að senda í gegnum hljóðrásina.
Aux Sample Gen	The aux sample rafall veitir auka sample áreiti. Rafallinn býr til föst gögn til að senda frá sendinum.
CRC athuga	Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni TX senditækisins passi við æskilegan gagnahraða.
Athugun á hljóðgögnum	Hljóðgagnaathugunin ber saman hvort stigvaxandi prófunargagnamynstur sé móttekið og afkóðað rétt.
Aux gagnaskoðun	Aukagagnaathugunin ber saman hvort væntanleg aukagögn séu móttekin og afkóðuð rétt á móttakarahliðinni.

HDMI uppgerð prófbekkurinn gerir eftirfarandi sannprófunarpróf:

HDMI eiginleiki	Staðfesting
Myndbandsgögn	• Prófbekkurinn útfærir CRC-athugun á inntaks- og úttaksmyndbandinu. • Það athugar CRC gildi sendra gagna á móti CRC sem er reiknað í mótteknum myndbandsgögnum. • Prófbekkurinn framkvæmir síðan athugunina eftir að hafa fundið 4 stöðug V-SYNC merki frá móttakara.
Hjálpargögn	• Aux samprafallinn býr til föst gögn til að senda frá sendinum. • Á móttakarahlið ber rafallinn saman hvort væntanleg aukagögn séu móttekin og afkóðuð rétt.
Hljóðgögn	• Hljóðið sampLe rafallinn býr til stigvaxandi prófunargagnamynstur til að senda í gegnum hljóðrásina. • Á móttakarahliðinni athugar og ber hljóðgagnaskoðunartækið saman hvort stigvaxandi prófunargagnamynstrið sé móttekið og afkóðuð rétt.

Vel heppnuð uppgerð endar með eftirfarandi skilaboðum:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hermipassi

Tafla 51. HDMI Intel FPGA IP Hönnun Example Stuðningshermir

Hermir	Verilog HDL	VHDL
ModelSim – Intel FPGA útgáfa/ ModelSim – Intel FPGA byrjendaútgáfa	Já	Já
VCS/VCS MX	Já	Já
Riviera-PRO	Já	Já
Xcelium Parallel	Já	Nei

3.11. Uppfærsla á hönnuninni þinni
Tafla 52. HDMI Hönnun Example Samhæfni við fyrri Intel Quartus Prime Pro Edition hugbúnaðarútgáfu

Hönnun Example Afbrigði	Geta til að uppfæra í Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 hönnun Example (Stuðningur FRL = 0)	Nei

Fyrir allar ósamhæfðar hönnun tdamples, þú þarft að gera eftirfarandi:

1. Búðu til nýja hönnun tdample í núverandi Intel Quartus Prime Pro Edition hugbúnaðarútgáfu með sömu stillingum og núverandi hönnun.
2. Berðu saman alla hönnunina tdample skrá með hönnun example myndaður með fyrri Intel Quartus Prime Pro Edition hugbúnaðarútgáfu. Port yfir breytingarnar sem fundust.

HDCP yfir HDMI 2.0/2.1 hönnun Example

HDCP yfir HDMI vélbúnaðarhönnun tdample hjálpar þér að meta virkni HDCP eiginleikans og gerir þér kleift að nota eiginleikann í Intel Arria 10 hönnuninni þinni.
Athugið:
HDCP eiginleikinn er ekki innifalinn í Intel Quartus Prime Pro Edition hugbúnaðinum. Til að fá aðgang að HDCP eiginleikanum skaltu hafa samband við Intel á https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Stafræn efnisvörn með mikilli bandbreidd (HDCP)
High-bandwidth Digital Content Protection (HDCP) er tegund af stafrænni réttindavernd til að búa til örugga tengingu milli upprunans og skjásins.
Intel bjó til upprunalegu tæknina, sem er með leyfi frá Digital Content Protection LLC hópnum. HDCP er afritunarvörn þar sem hljóð-/myndstraumurinn er dulkóðaður á milli sendis og móttakara, sem verndar hann gegn ólöglegri afritun.
HDCP eiginleikarnir eru í samræmi við HDCP Specification útgáfu 1.4 og HDCP Specification útgáfu 2.3.
HDCP 1.4 og HDCP 2.3 IP-tölurnar framkvæma alla útreikninga innan vélbúnaðarkjarna rökfræðinnar án þess að trúnaðargildi (eins og einkalykill og lotulykill) séu aðgengileg utan dulkóðuðu IP-tölunnar.

Tafla 53. HDCP IP Aðgerðir

HDCP IP	Aðgerðir
HDCP 1.4 IP	• Auðkenningarskipti — Útreikningur aðallykils (Km) — Myndun handahófs An — Útreikningur á lotulykil (Ks), M0 og R0. • Auðkenning með endurvarpa — Útreikningur og sannprófun á V og V' • Staðfesting á heilindum hlekkja — Útreikningur rammalykils (Ki), Mi og Ri.
áfram…

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.

ISO
9001:2015
Skráður

HDCP IP	Aðgerðir
	• Allar dulritunarstillingar, þar á meðal hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher og hdcpRngCipher • Upprunaleg dulkóðunarstöðumerki (DVI) og aukin dulkóðunarstöðumerki (HDMI) • True Random Number Generator (TRNG) — Vélbúnaðarbyggð, full stafræn útfærsla og óákveðin slembitöluframleiðsla
HDCP 2.3 IP	• Master Key (km), Session Key (ks) og nonce (rn, riv) kynslóð — Samhæft við NIST.SP800-90A slembitöluframleiðslu • Auðkenning og lyklaskipti — Myndun handahófsnúmera fyrir rtx og rrx sem samræmast NIST.SP800-90A slembitölugerð — Staðfesting undirskriftar á móttakaravottorðinu (certrx) með DCP opinberum lykli (kpubdcp) — 3072 bita RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) dulkóðun og afkóðun aðallykils (km) — Afleiðsla kd (dkey0, dkey1) með AES-CTR ham — Útreikningur og sannprófun á H og H' — Útreikningur á Ekh(km) og km (pörun) • Auðkenning með endurvarpa — Útreikningur og sannprófun á V og V' — Útreikningur og sannprófun á M og M' • Kerfisendurnýjanleiki (SRM) — SRM undirskriftarstaðfesting með kpubdcp — 3072 bita RSASSA-PKCS#1 v1.5 • Skipti á lotulyklum • Myndun og útreikningur á Edkey(ks) og riv. • Afleiðsla dkey2 með AES-CTR ham • Staðsetningarathugun — Útreikningur og sannprófun á L og L' — Kynslóð af nonce (rn) • Stjórnun gagnastraums — AES-CTR ham undirstaða lykilstraumsframleiðslu • Ósamhverfar dulritunaralgrím — RSA með lengdarstuðul upp á 1024 (kpubrx) og 3072 (kpubdcp) bita — RSA-CRT (Chinese Remainder Theorem) með stuðullengd 512 (kprivrx) bita og veldislengd 512 (kprivrx) bita • Lágmarks dulmálsaðgerð — Samhverf dulritunaralgrím • AES-CTR ham með lyklalengd 128 bita - Hash, MGF og HMAC reiknirit • SHA256 • HMAC-SHA256 • MGF1-SHA256 — True Random Number Generator (TRNG) • NIST.SP800-90A samhæft • Vélbúnaðarbyggð, full stafræn útfærsla og óákveðinn slembitöluframleiðandi

4.1.1. HDCP yfir HDMI hönnun Example Arkitektúr
HDCP eiginleikinn verndar gögn þar sem gögnin eru send á milli tækja sem eru tengd í gegnum HDMI eða önnur HDCP-varin stafræn tengi.
HDCP-varða kerfin innihalda þrjár gerðir tækja:

4. HDCP Yfir HDMI 2.0/2.1 Hönnun Example
683156 | 2022.12.27
• Heimildir (TX)
• Vaskar (RX)
• Endurtekningar
Þessi hönnun tdample sýnir HDCP kerfið í endurvarpstæki þar sem það tekur við gögnum, afkóðar, dulkóðar síðan gögnin aftur og að lokum endursendir gögnin. Endurvarparar hafa bæði HDMI inntak og úttak. Það sýnir FIFO biðminni til að framkvæma beina HDMI vídeóstreymisrás milli HDMI vasksins og upprunans. Það gæti framkvæmt einhverja merkjavinnslu, svo sem að breyta myndböndum í snið með hærri upplausn með því að skipta um FIFO biðminni fyrir Video and Image Processing (VIP) Suite IP kjarna.

Mynd 29. HDCP Over HDMI Design Example Block Diagram

Eftirfarandi lýsingar um arkitektúr hönnunarinnar tdample samsvara HDCP yfir HDMI hönnun tdample blokkarmynd. Þegar STUÐNING FRL = 1 eða
STUÐNING HDCP LYKILASTJÓRN = 1, hönnun tdampstigveldið er örlítið frábrugðið mynd 29 á blaðsíðu 95 en undirliggjandi HDCP aðgerðir eru áfram
sama.

1. HDCP1x og HDCP2x eru IP-tölur sem eru fáanlegar í gegnum HDMI Intel FPGA IP færibreyturitlinum. Þegar þú stillir HDMI IP í færibreyturitlinum geturðu virkjað og tekið með annað hvort HDCP1x eða HDCP2x eða báðar IP-tölurnar sem hluta af undirkerfinu. Með báðar HDCP IP-tölurnar virkar stillir HDMI IP-kerfið sig í fossauppbyggingunni þar sem HDCP2x og HDCP1x IP-tölurnar eru tengdar bak við bak.
   • HDCP útgönguviðmót HDMI TX sendir ódulkóðuð hljóðmyndgögn.
   • Ódulkóðuðu gögnin verða dulkóðuð af virka HDCP blokkinni og send aftur inn í HDMI TX yfir HDCP Ingress viðmótið til sendingar yfir hlekkinn.
   • CPU undirkerfið sem auðkenningarstýring tryggir að aðeins einn af HDCP TX IP-tölvunum sé virk hverju sinni og hinn sé óvirkur.
   • Á sama hátt afkóðar HDCP RX einnig gögn sem berast yfir hlekkinn frá utanaðkomandi HDCP TX.
2. Þú þarft að forrita HDCP IP með Digital Content Protection (DCP) útgefnum framleiðslulykla. Hladdu eftirfarandi lyklum:
   Tafla 54. DCP útgefnir framleiðslulyklar
   

   HDCP	TX / RX	Lyklar
   HDCP2x	TX	16 bæti: Global Constant (lc128)
   	RX	• 16 bæti (sama og TX): Global Constant (lc128) • 320 bæti: RSA einkalykill (kprivrx) • 522 bæti: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 bæti: Vektor TX lykilvals (Aksv) • 280 bæti: TX einkatækislyklar (Akeys)
   	RX	• 5 bæti: RX Key Selection Vector (Bksv) • 280 bæti: RX einkatækislyklar (Bkeys)

   Hönnunin fyrrvample útfærir lykilminningarnar sem einfalt tvöfalt tengi, tvíklukku samstillt vinnsluminni. Fyrir litla lykilstærð eins og HDCP2x TX útfærir IP lykilminnið með því að nota skrár í venjulegri rökfræði.
   Athugið: Intel veitir ekki HDCP framleiðslulyklana með hönnuninni tdample eða Intel FPGA IPs undir hvaða kringumstæðum sem er. Til að nota HDCP IP eða hönnunina tdampþú verður að verða HDCP notandi og eignast framleiðslulyklana beint frá Digital Content Protection LLC (DCP).
   Til að keyra hönnunina tdample, annað hvort breytir þú lykilminninu files á samantektartíma til að innihalda framleiðslulyklana eða innleiða rökfræðilega blokkir til að lesa framleiðslulyklana á öruggan hátt frá ytri geymslutæki og skrifa þá inn í lykilminnin á keyrslutíma.

3. Þú getur klukkað dulmálsaðgerðirnar sem innleiddar eru í HDCP2x IP með hvaða tíðni sem er allt að 200 MHz. Tíðni þessarar klukku ákvarðar hversu hratt
   HDCP2x auðkenning virkar. Þú getur valið að deila 100 MHz klukkunni sem notuð er fyrir Nios II örgjörva en auðkenningartíminn myndi tvöfaldast miðað við að nota 200 MHz klukku.
4. Gildin sem þarf að skipta á milli HDCP TX og HDCP RX eru send í gegnum HDMI DDC tengi (I2 C raðviðmót) HDCP-
   verndað viðmót. HDCP RX verður að sýna rökrétt tæki á I2C rútunni fyrir hvern tengil sem hann styður. I2C þrællinn er afritaður fyrir HDCP tengi með heimilisfang tækisins 0x74. Það rekur HDCP skráartengi (Avalon-MM) bæði HDCP2x og HDCP1x RX IPs.
5. HDMI TX notar IC masterinn til að lesa EDID frá RX og flytja SCDC gögnin sem þarf til að nota HDMI 2.0 yfir í RX. Sami I2C meistarinn og er knúinn áfram af Nios II örgjörvanum er einnig notaður til að flytja HDCP skilaboðin á milli TX og RX. I2C meistarinn er innbyggður í CPU undirkerfið.
6. Nios II örgjörvinn virkar sem meistari í auðkenningarsamskiptareglum og rekur stjórn- og stöðuskrár (Avalon-MM) bæði HDCP2x og HDCP1x TX
   IP-tölur. Hugbúnaðarstjórarnir útfæra auðkenningarsamskiptareglur ástandsvélina, þar á meðal staðfestingu á undirskrift vottorða, aðallyklaskipti, staðsetningarathugun, skiptilyklaskipti, pörun, hlekkjaheilleikaathugun (HDCP1x) og auðkenningu með endurteknum, svo sem útbreiðslu staðfræðiupplýsinga og útbreiðslu upplýsinga um straumstjórnun. Hugbúnaðarreklarnir innleiða enga dulmálsaðgerða sem krafist er í auðkenningarsamskiptareglum. Þess í stað útfærir HDCP IP vélbúnaðurinn allar dulritunaraðgerðir sem tryggja að ekki sé hægt að nálgast trúnaðargildi.
   7. Í sannri endurtekningarsýningu þar sem þörf er á útbreiðslu staðfræðiupplýsinga andstreymis, keyrir Nios II örgjörvinn endurteknarskilaboðsport (Avalon-MM) bæði HDCP2x og HDCP1x RX IPs. Nios II örgjörvinn hreinsar RX REPEATER bitann í 0 þegar hann skynjar að tengdur downstream er ekki HDCP-hæfur eða þegar enginn downstream er tengdur. Án niðurstreymistengingar er RX kerfið nú endapunktsmóttakari, frekar en endurvarpi. Aftur á móti stillir Nios II örgjörvinn RX REPEATER bitann á 1 þegar hann uppgötvar að downstream er HDCP-hæfur.

4.2. Nios II örgjörva hugbúnaðarflæði
Nios II hugbúnaðarflæðiritið inniheldur HDCP auðkenningarstýringar yfir HDMI forritið.
Mynd 30. Nios II örgjörva hugbúnaðarflæðirit

1. Nios II hugbúnaðurinn frumstillir og endurstillir HDMI TX PLL, TX sendimóttakara PHY, I2C master og ytri TI endurstillingartíma.
2. Nios II hugbúnaðurinn skoðar reglubundið gild merki um hraðagreiningu frá RX hraðaskynjunarrás til að ákvarða hvort myndbandsupplausn hafi breyst og hvort þörf sé á endurstillingu TX. Hugbúnaðurinn skoðar einnig TX heittengda skynjunarmerkið til að ákvarða hvort TX heittengdur atburður hafi átt sér stað.
3. Þegar gilt merki móttekið frá RX-hraðaskynjunarrásinni les Nios II hugbúnaðurinn SCDC- og klukkudýptargildin úr HDMI RX og sækir klukkutíðnisviðið byggt á greindum hraða til að ákvarða hvort HDMI TX PLL og PHY endurstillingar sé krafist. Ef þörf er á endurstillingu TX skipar Nios II hugbúnaðurinn I2C meistaranum að senda SCDC gildið yfir á ytri RX. Það skipar síðan að endurstilla HDMI TX PLL og TX senditæki
   PHY, fylgt eftir með endurkvörðun tækis, og endurstilla röð. Ef hraðinn breytist ekki er hvorki þörf á endurstillingu TX né HDCP endurstaðfestingar.
4. Þegar TX hot-plug atburður hefur átt sér stað skipar Nios II hugbúnaðurinn I2C meistarann ​​að senda SCDC gildið yfir á ytri RX og lesa síðan EDID frá RX
   og uppfærðu innra EDID vinnsluminni. Hugbúnaðurinn dreifir síðan EDID upplýsingum til andstreymis.
5. Nios II hugbúnaðurinn byrjar HDCP virknina með því að skipa I2C meistaranum að lesa offset 0x50 frá ytri RX til að greina hvort downstream er HDCP-hæft, eða
   annars:
   • Ef skilað HDCP2Version gildi er 1, þá er downstream HDCP2x-hæft.
   • Ef skilað gildi allra 0x50 lestanna eru 0 er niðurstraumurinn HDCP1x-hæfur.
   • Ef skilað gildi allra 0x50 lestanna er 1 er niðurstreymið annað hvort ekki HDCP-hæft eða óvirkt.
   • Ef niðurstreymið er áður ekki HDCP-fært eða óvirkt en er HDCP-hæft núna, stillir hugbúnaðurinn REPEATER bita endurvarpans andstreymis (RX) á 1 til að gefa til kynna að RX sé nú endurvarpi.
   • Ef downstream er áður HDCP-hæft en er ekki HDCP-hæft eða óvirkt, stillir hugbúnaðurinn REPEATER bitinn á 0 til að gefa til kynna að RX sé nú endapunktsmóttakari.
6. Hugbúnaðurinn kemur af stað HDCP2x auðkenningarsamskiptareglum sem felur í sér staðfestingu á RX vottorði undirskrift, aðallyklaskipti, staðsetningarathugun, lotulykilskipti, pörun, auðkenningu með endurteknum eins og útbreiðslu staðfræðiupplýsinga.
7. Þegar hann er í auðkenndu ástandi skipar Nios II hugbúnaðurinn I2C meistarann ​​að kanna RxStatus skrána frá ytri RX og ef hugbúnaðurinn skynjar að REAUTH_REQ bitinn er stilltur, ræsir hann endurvottun og slekkur á TX dulkóðun.
8. Þegar niðurstraumurinn er endurvarpi og READY bitinn í RxStatus skránni er stilltur á 1, gefur það venjulega til kynna að niðurstraumsuppbyggingin hafi breyst. Svo, Nios II hugbúnaðurinn skipar I2C meistaranum að lesa ReceiverID_List frá niðurstreymis og staðfesta listann. Ef listinn er gildur og engin staðfræðivilla greinist heldur hugbúnaðurinn áfram í efnisstraumsstjórnunareininguna. Annars fer það af stað endurvottun og slekkur á TX dulkóðun.
9. Nios II hugbúnaðurinn undirbýr ReceiverID_List og RxInfo gildin og skrifar síðan í Avalon-MM Repeater Message tengi endurvarpans andstreymis (RX). RX dreifir síðan listanum til ytri TX (andstreymis).
10. Auðkenningu er lokið á þessum tímapunkti. Hugbúnaðurinn gerir TX dulkóðun kleift.
11. Hugbúnaðurinn kemur af stað HDCP1x auðkenningarsamskiptareglum sem felur í sér lyklaskipti og auðkenningu með endurteknum.
12. Nios II hugbúnaðurinn framkvæmir tengingarheilleikaathugun með því að lesa og bera saman Ri' og Ri frá ytri RX (downstream) og HDCP1x TX í sömu röð. Ef gildin
    passa ekki saman, þetta gefur til kynna tap á samstillingu og hugbúnaðurinn kemur af stað endurvottun og slekkur á TX dulkóðun.
13. Ef niðurstraumurinn er endurvarpi og READY bitinn í Bcaps skránni er stilltur á 1, gefur það venjulega til kynna að niðurstraumsuppbyggingin hafi breyst. Svo, Nios II hugbúnaðurinn skipar I2C meistaranum að lesa KSV listagildið frá niðurstreymis og staðfesta listann. Ef listinn er gildur og engin staðfræðivilla greinist, undirbýr hugbúnaðurinn KSV listann og Bstatus gildi og skrifar á Avalon-MM Repeater Message tengi endurvarpans andstreymis (RX). RX dreifir síðan listanum til ytri TX (andstreymis). Annars ræsir það endurvottun og slekkur á TX dulkóðun.

4.3. Hönnunargangur
Að setja upp og keyra HDCP yfir HDMI hönnun tdample samanstendur af fimm stages.

1. Settu upp vélbúnaðinn.
2. Búðu til hönnunina.
3. Breyttu HDCP lyklaminni files að innihalda HDCP framleiðslulyklana þína.
   a. Geymdu venjulega HDCP framleiðslulykla í FPGA (Stuðningur HDCP lykilstjórnun = 0)
   b. Geymdu dulkóðaða HDCP framleiðslulykla í ytra flassminni eða EEPROM (Stuðningur HDCP lyklastjórnun = 1)
4. Settu saman hönnunina.
5. View úrslitunum.

4.3.1. Settu upp vélbúnaðinn
Fyrsta stage af sýnikennslunni er að setja upp vélbúnaðinn.
Þegar SUPPORT FRL = 0 skaltu fylgja þessum skrefum til að setja upp vélbúnaðinn fyrir sýnikennsluna:

1. Tengdu Bitec HDMI 2.0 FMC dótturkortið (útgáfa 11) við Arria 10 GX þróunarbúnaðinn á FMC tengi B.
2. Tengdu Arria 10 GX þróunarbúnaðinn við tölvuna þína með USB snúru.
3. Tengdu HDMI snúru úr HDMI RX tenginu á Bitec HDMI 2.0 FMC dótturkortinu við HDCP-virkt HDMI tæki, eins og skjákort með HDMI útgangi.
4. Tengdu aðra HDMI snúru úr HDMI TX tenginu á Bitec HDMI 2.0 FMC dótturkortinu við HDCP-virkt HDMI tæki, eins og sjónvarp með HDMI inntaki.

Þegar STUÐNING FRL = 1, fylgdu þessum skrefum til að setja upp vélbúnaðinn fyrir sýnikennsla:

1. Tengdu Bitec HDMI 2.1 FMC dótturkortið (endurskoðun 9) við Arria 10 GX þróunarbúnaðinn á FMC tengi B.
2. Tengdu Arria 10 GX þróunarbúnaðinn við tölvuna þína með USB snúru.
3. Tengdu HDMI 2.1 Category 3 snúrur frá HDMI RX tenginu á Bitec HDMI 2.1 FMC dótturkortinu við HDCP-virka HDMI 2.1 uppsprettu, eins og Quantum Data 980 48G Generator.
4. Tengdu aðra HDMI 2.1 Category 3 snúru úr HDMI TX tenginu á Bitec HDMI 2.1 FMC dótturkortinu við HDCP-virkan HDMI 2.1 vaska, ss.
   Quantum Data 980 48G greiningartæki.

4.3.2. Búðu til hönnunina
Eftir að hafa sett upp vélbúnaðinn þarftu að búa til hönnunina.
Áður en þú byrjar, vertu viss um að setja upp HDCP eiginleikann í Intel Quartus Prime Pro Edition hugbúnaðinum.

1. Smelltu á Tools ➤ IP Catalog og veldu Intel Arria 10 sem tækjafjölskylduna.
   Athugið: HDCP hönnunin tdample styður aðeins Intel Arria 10 og Intel Stratix® 10 tæki.
2. Finndu og tvísmelltu á HDMI Intel FPGA IP í IP vörulistanum. Glugginn Nýtt IP afbrigði birtist.
3. Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .qsys eða .ip.
4. Smelltu á OK. Færibreytirtillinn birtist.
5. Á IP flipanum skaltu stilla viðeigandi færibreytur fyrir bæði TX og RX.
6. Kveiktu á færibreytunni Support HDCP 1.4 eða Support HDCP 2.3 til að búa til HDCP hönnunina tdample.
7. Kveiktu á Styðja HDCP Key Management færibreytunni ef þú vilt geyma HDCP framleiðslulykilinn á dulkóðuðu sniði í ytra flassminni eða EEPROM. Annars skaltu slökkva á færibreytunni Stuðningur HDCP Key Management til að geyma HDCP framleiðslulykilinn á venjulegu sniði í FPGA.
8. Á Hönnun Exampí flipanum, veldu Arria 10 HDMI RX-TX Retransmit.
9. Veldu Synthesis til að búa til vélbúnaðarhönnunina tdample.
10. Fyrir Generate File Snið, veldu Verilog eða VHDL.
11. Fyrir Target Development Kit, veldu Arria 10 GX FPGA Development Kit. Ef þú velur þróunarbúnaðinn, þá breytist marktækið (valið í skrefi 4) til að passa við tækið á þróunarbúnaðinum. Fyrir Arria 10 GX FPGA þróunarsett er sjálfgefið tæki 10AX115S2F45I1SG.
12. Smelltu á Búa til tdample Hönnun til að búa til verkefnið files og hugbúnaðinn Executable and Linking Format (ELF) forritun file.

4.3.3. Hafa HDCP framleiðslulykla með
4.3.3.1. Geymdu venjulega HDCP framleiðslulykla í FPGA (Support HDCP Key Stjórnun = 0)
Eftir að hafa búið til hönnunina skaltu breyta HDCP lyklaminni files að innihalda framleiðslulyklana þína.
Fylgdu þessum skrefum til að láta framleiðslulyklana fylgja með.

1. Finndu eftirfarandi lykilminni files í /rtl/hdcp/ skrá:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Opnaðu hdcp2x_rx_kmem.v file og finndu fyrirfram skilgreinda faxlykilinn R1 fyrir almennt skírteini viðtakanda og RX einkalykil og alþjóðlega stöðugu eins og sýnt er í frv.amples fyrir neðan.
   Mynd 31. Vírfylki af faxlykli R1 fyrir opinbert skírteini viðtakanda
   Mynd 32. Vírfylki af faxlykli R1 fyrir RX einkalykil og alþjóðlega stöðugu
   
3. Finndu staðgendan fyrir framleiðslulyklana og skiptu út fyrir þína eigin framleiðslulykla í viðkomandi vírafylki á stóru sniði.
   Mynd 33. Vírfylki HDCP framleiðslulykla (staðhafi)
   
4. Endurtaktu skref 3 fyrir allt annað lykilminni files. Þegar þú hefur lokið við að setja framleiðslulyklana þína inn í allt lykilminni files, vertu viss um að USE_FACSIMILE færibreytan sé stillt á 0 við hönnun tdampefsta stigi file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping frá DCP Key Files
Eftirfarandi hlutar lýsir kortlagningu HDCP framleiðslulykla sem eru geymdir í DCP lykli files inn í vírafylki HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v og hdcp1x_rx_kmem.v files
Fyrir hdcp1x_tx_kmem.v og hdcp1x_rx_kmem.v files

• Þessir tveir files eru að deila sama sniði.
• Til að bera kennsl á réttan HDCP1 TX DCP lykil file fyrir hdcp1x_tx_kmem.v, vertu viss um að fyrstu 4 bætin af file eru „0x01, 0x00, 0x00, 0x00“.
• Til að bera kennsl á réttan HDCP1 RX DCP lykil file fyrir hdcp1x_rx_kmem.v, vertu viss um að fyrstu 4 bætin af file eru „0x02, 0x00, 0x00, 0x00“.
• Lyklarnir í DCP lyklinum files eru í smá-endian sniði. Til að nota í kmem files, þú verður að breyta þeim í big-endian.

Mynd 34. Bætavörpun frá HDCP1 TX DCP lykli file inn í hdcp1x_tx_kmem.v

Athugið:
Bætisnúmerið birtist á eftirfarandi sniði:

• Lykilstærð í bætum * lykilnúmer + bætinúmer í núverandi röð + stöðugt frávik + línustærð í bætum * línunúmer.
• 308*n gefur til kynna að hvert lyklasett hafi 308 bæti.
• 7*y gefur til kynna að hver röð hafi 7 bæti.

Mynd 35. HDCP1 TX DCP lykill file fylla með ruslgildum

Mynd 36. Vírafylki hdcp1x_tx_kmem.v
Example af hdcp1x_tx_kmem.v og hvernig vírafylki þess varpa til fyrrverandiample af HDCP1 TX DCP lykli file á mynd 35 á blaðsíðu 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Fyrir hdcp2x_rx_kmem.v file

• Til að bera kennsl á réttan HDCP2 RX DCP lykil file fyrir hdcp2x_rx_kmem.v, vertu viss um að fyrstu 4 bætin af file eru „0x00, 0x00, 0x00, 0x02“.
• Lyklarnir í DCP lyklinum files eru í litlu-endian sniði.

Mynd 37. Byte kortlagning frá HDCP2 RX DCP lykli file inn í hdcp2x_rx_kmem.v
Myndin hér að neðan sýnir nákvæma bætavörpun frá HDCP2 RX DCP lykli file inn í hdcp2x_rx_kmem.v.

Athugið:
Bætisnúmerið birtist á eftirfarandi sniði:

• Lykilstærð í bætum * lykilnúmer + bætinúmer í núverandi röð + stöðugt frávik + línustærð í bætum * línunúmer.
• 862*n gefur til kynna að hvert lyklasett hafi 862 bæti.
• 16*y gefur til kynna að hver röð hafi 16 bæti. Það er undantekning í cert_rx_prod þar sem ROW 32 hefur aðeins 10 bæti.

Mynd 38. HDCP2 RX DCP lykill file fylla með ruslgildum

Mynd 39. Vírafylki hdcp2x_rx_kmem.v
Þessi mynd sýnir vírafylkin fyrir hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod og lc128_prod) kortið til fyrrverandiample af HDCP2 RX DCP lykli file in
Mynd 38 á blaðsíðu 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Fyrir hdcp2x_tx_kmem.v file:

• Til að bera kennsl á réttan HDCP2 TX DCP lykil file fyrir hdcp2x_tx_kmem.v, vertu viss um að fyrstu 4 bætin af file eru „0x00, 0x00, 0x00, 0x01“.
• Lyklarnir í DCP lyklinum files eru í litlu-endian sniði.
• Að öðrum kosti geturðu notað lc128_prod frá hdcp2x_rx_kmem.v beint í hdcp2x_tx_kmem.v. Lyklarnir hafa sömu gildi.

Mynd 40. Vírafylki hdcp2x_tx_kmem.v
Þessi mynd sýnir nákvæma bætavörpun frá HDCP2 TX DCP lykli file inn í hdcp2x_tx_kmem.v.

4.3.3.2. Geymdu dulkóðaða HDCP framleiðslulykla í ytra flassminni eða EEPROM (Stuðningur HDCP lykilstjórnun = 1)
Mynd 41. High Level Overview af HDCP lykilstjórnun

Þegar kveikt er á færibreytunni Support HDCP Key Management, hefurðu stjórn á dulkóðun HDCP framleiðslulykla með því að nota lykil dulkóðunarhugbúnaðarforritið (KEYENC) og hönnun lykilforritara sem Intel útvegar. Þú verður að leggja fram HDCP framleiðslulyklana og 128 bita HDCP verndarlykil. HDCP verndarlykillinn
dulkóðar HDCP framleiðslulykilinn og geymir lykilinn í ytra flassminni (tdample, EEPROM) á HDMI dótturkorti.
Kveiktu á Styðja HDCP Key Management færibreytunni og lyklaafkóðun eiginleiki (KEYDEC) verður fáanlegur í HDCP IP kjarna. Sama HDCP vörnin
lykill ætti að nota í KEYDEC til að sækja HDCP framleiðslulyklana á keyrslutíma fyrir vinnsluvélar. KEYENC og KEYDEC styðja Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM og samhæf I2C EEPROM tæki með að minnsta kosti 16-Kbit romstærð.

Athugið:

1. Fyrir HDMI 2.0 FMC dótturkort endurskoðun 11, vertu viss um að EEPROM á dótturkortinu sé Atmel AT24CS32. Það eru tvær mismunandi stærðir af EEPROM notaðar á Bitec HDMI 2.0 FMC dótturkorti Revision 11.
2. Ef þú hafðir áður notað KEYENC til að dulkóða HDCP framleiðslulyklana og kveikt á Stuðningur við HDCP lykilstjórnun í útgáfu 21.2 eða eldri, þarftu að dulkóða HDCP framleiðslulyklana aftur með því að nota KEYENC hugbúnaðartólið og endurskapa HDCP IP frá útgáfu 21.3
   áfram.

4.3.3.2.1. Intel KEYENC
KEYENC er skipanalínuhugbúnaðarforrit sem Intel notar til að dulkóða HDCP framleiðslulyklana með 128 bita HDCP verndarlykil sem þú gefur upp. KEYENC gefur út dulkóðaða HDCP framleiðslulykla í hex eða hólf eða haus file sniði. KEYENC býr einnig til mif file sem inniheldur meðfylgjandi 128 bita HDCP verndarlykil. KEYDEC
krefst mif file.

Kerfiskröfur:

1. x86 64-bita vél með Windows 10 stýrikerfi
2. Visual C++ Endurdreifanleg pakki fyrir Visual Studio 2019(x64)

Athugið:
Þú verður að setja upp Microsoft Visual C++ fyrir VS 2019. Þú getur athugað hvort Visual C++ redistributable sé uppsett frá Windows ➤ Stjórnborð ➤ Forrit og eiginleikar. Ef Microsoft Visual C++ er uppsett geturðu séð Visual C++ xxxx
Endurdreifanleg (x64). Annars geturðu hlaðið niður og sett upp Visual C++
Endurdreifanleg frá Microsoft websíða. Sjá tengdar upplýsingar fyrir niðurhalstengilinn.

Tafla 55. KEYENC stjórnlínuvalkostir

Skipanalínuvalkostir	Rök/lýsing
-k	<HDCP protection key file> Texti file inniheldur aðeins 128 bita HDCP verndarlykilinn í sextánda tölu. Fyrrverandiample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 sendandi framleiðslulyklar file frá DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 móttakara framleiðslulyklar file frá DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 sendandi framleiðslulyklar file frá DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 móttakara framleiðslulyklar file frá DCP (.bin file)
-hdcp1txkeys	Tilgreindu lyklasvið fyrir valið inntak (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm þar sem n = lyklabyrjun (1 eða >1) m = lyklalok (n eða >n) Dæmiample: Veldu 1 til 1000 lykla úr hverjum HDCP 1.4 TX, HDCP 1.4 RX og HCDP 2.3 RX framleiðslulyklar file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxlyklar
-hdcp2rxlyklar
áfram…

Skipanalínuvalkostir	Rök/lýsing
	Athugið: 1. Ef þú ert ekki að nota neina HDCP framleiðslulykla file, þú munt ekki þurfa HDCP lyklasviðið. Ef þú ert ekki að nota rökin í skipanalínunni er sjálfgefið lykilsvið 0. 2. Þú getur líka valið mismunandi vísitölu lykla fyrir HDCP framleiðslulykla file. Hins vegar ætti fjöldi lykla að passa við valda valkosti. Example: Veldu mismunandi 100 lykla Veldu fyrstu 100 lyklana af HDCP 1.4 TX framleiðslulykla file "-hdcp1txkeys 1-100" Veldu lykla 300 til 400 fyrir HDCP 1.4 RX framleiðslulykla file "-hdcp1rxkeys 300-400" Veldu lykla 600 til 700 fyrir HDCP 2.3 RX framleiðslulykla file "-hdcp2rxkeys 600-700"
-o	Framleiðsla file sniði . Sjálfgefið er hex file. Búðu til dulkóðaða HDCP framleiðslulykla í tvöfaldri file snið: -o bin Búðu til dulkóðaða HDCP framleiðslulykla í hex file snið: -o hex Búðu til dulkóðaða HDCP framleiðslulykla í haus file snið: -ó
-ávísunarlyklar	Prentaðu fjölda lykla sem eru tiltækir í inntakinu files. Fyrrverandiample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –athugunarlyklar
	Athugið: notaðu færibreytu –check-lykla í lok skipanalínunnar eins og getið er um í tdample.
-útgáfa	Prentaðu KEYENC útgáfunúmer

Þú getur valið HDCP 1.4 og/eða HDCP 2.3 framleiðslulykla til að dulkóða. Til dæmisample, til að nota aðeins HDCP 2.3 RX framleiðslulykla til að dulkóða, notaðu aðeins -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxlyklar í skipanalínubreytum.
Tafla 56. Leiðbeiningar um algengar villuskilaboð KEYENC

Villuboð	Leiðbeiningar
VILLA: HDCP verndarlykill file vantar	Skipanalínubreytu vantar -k file>
VILLA: lykill ætti að vera 32 sextán tölustafir (td f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP verndarlykill file ætti aðeins að innihalda HDCP verndarlykilinn í 32 sextánda tölustöfum.
VILLA: Vinsamlegast tilgreindu lykilsviðið	Lyklasvið er ekki tilgreint fyrir tiltekna inntak HDCP framleiðslulykla file.
VILLA: Ógilt lykilsvið	Lyklasvið sem tilgreint er fyrir -hdcp1txkeys eða -hdcp1rxkeys eða -hdcp2rxkeys er ekki rétt.
VILLA: getur ekki búið tilFilenafn >	Athugaðu að möppuheimildin frá keyenc.exe sé keyrð.
VILLA: -hdcp1txkeys inntak er ógilt	Inntakslyklasviðssnið fyrir HDCP 1.4 TX framleiðslulykla er ógilt. Rétt snið er „-hdcp1txkeys nm“ þar sem n >= 1, m >= n
VILLA: -hdcp1rxkeys inntak er ógilt	Snið inntakslyklasviðs fyrir HDCP 1.4 RX framleiðslulykla er ógilt. Rétt snið er „-hdcp1rxkeys nm“ þar sem n >= 1, m >= n
VILLA: -hdcp2rxkeys inntak er ógilt	Snið inntakslyklasviðs fyrir HDCP 2.3 RX framleiðslulykla er ógilt. Rétt snið er „-hdcp2rxkeys nm“ þar sem n >= 1, m >= n
áfram…

Villuboð	Leiðbeiningar
VILLA: Ógilt file <filenafn >	Ógildir HDCP framleiðslulyklar file.
VILLA: file tegund vantar fyrir -o valmöguleika	Skipanalínubreytu vantar fyrir –o .
VILLA: ógilt filenafn -filenafn >	<filenafn> er ógilt, vinsamlegast notaðu gilt filenafn án sérstakra.

Dulkóða stakan lykil fyrir stakan EEPROM
Keyrðu eftirfarandi skipanalínu frá Windows skipanalínunni til að dulkóða einn lykil af HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX og HDCP 2.3 RX með úttak file snið haus file fyrir einn EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txlyklar 1-1 -hdcp1rxlyklar 1-1 -hdcp2rxlyklar 1-1 -ó

Dulkóða N lykla fyrir N EEPROM
Keyrðu eftirfarandi skipanalínu frá Windows skipanalínunni til að dulkóða N lykla (byrjar frá lykli 1) af HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX og HDCP 2.3 RX með úttak file snið á hex file fyrir N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex þar sem N er >= 1 og ætti að passa fyrir alla valkostina.

Tengdar upplýsingar
Microsoft Visual C++ fyrir Visual Studio 2019
Veitir Microsoft Visual C++ x86 endurdreifanlega pakka (vc_redist.x86.exe) til niðurhals. Ef hlekkurinn breytist mælir Intel með því að þú leitir í „Visual C++ redistributable“ frá Microsoft leitarvélinni.

4.3.3.2.2. Lykill forritari
Til að forrita dulkóðuðu HDCP framleiðslulyklana á EEPROM skaltu fylgja þessum skrefum:

1. Afritaðu hönnun lykilforritara files frá eftirfarandi slóð að vinnuskránni þinni: /hdcp2x/hw_demo/key_programmer/
2. Afritaðu hugbúnaðarhausinn file (hdcp_lykill .h) myndaður úr KEYENC hugbúnaðarforritinu (kafli Dulkóða stakan lykil fyrir stakan EEPROM á blaðsíðu 113) í hugbúnaðar/key_programmer_src/ möppuna og endurnefna hana sem hdcp_key.h.
3. Keyra ./runall.tcl. Þetta handrit framkvæmir eftirfarandi skipanir:
   • Búa til IP vörulista files
   • Búðu til Platform Designer kerfið
   • Búðu til Intel Quartus Prime verkefni
   • Búðu til hugbúnaðarvinnusvæði og byggðu hugbúnaðinn
   • Framkvæma heildarsöfnun
4. Sæktu hugbúnaðarhlutinn File (.sof) til FPGA til að forrita dulkóðuðu HDCP framleiðslulyklana á EEPROM.

Búðu til Stratix 10 HDMI RX-TX Retransmit hönnunina tdampkveikt er á færibreytum Support HDCP 2.3 og Support HDCP 1.4, fylgdu síðan eftirfarandi skrefi til að láta HDCP verndarlykilinn fylgja með.

• Afritaðu mif file (hdcp_kmem.mif) myndað úr KEYENC hugbúnaðarforritinu (kafli Dulkóða stakan lykil fyrir stakan EEPROM á síðu 113) til /quartus/hdcp/ skrá.

4.3.4. Settu saman hönnunina
Eftir að þú hefur sett þína eigin látlausu HDCP framleiðslulykla í FPGA eða forritað dulkóðuðu HDCP framleiðslulyklana í EEPROM geturðu nú sett saman hönnunina.

1. Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og opnaðu /quartus/a10_hdmi2_demo.qpf.
2. Smelltu á Vinnsla ➤ Byrjaðu samantekt.

4.3.5. View Úrslitin
Í lok sýnikennslu muntu geta view niðurstöðurnar á HDCPenabled HDMI ytri vaskinum.
Til view niðurstöður sýnikennslunnar skaltu fylgja þessum skrefum:

1. Kveiktu á Intel FPGA borðinu.
2. Breyttu möppunni í /quartus/.
3. Sláðu inn eftirfarandi skipun á Nios II Command Shell til að hlaða niður hugbúnaðarhlutnum File (.sof) til FPGA. nios2-configure-sof output_files/ .sof
4. Kveiktu á HDCP-virkjaðri HDMI ytri uppsprettu og vaska (ef þú hefur ekki gert það). Ytri HDMI vaskur sýnir úttak HDMI ytri uppsprettu.

4.3.5.1. Þrýstihnappar og LED aðgerðir
Notaðu þrýstihnappa og LED aðgerðir á töflunni til að stjórna sýningunni þinni.

Tafla 57. Þrýstihnappur og LED vísar (STUÐNING FRL = 0)

Þrýstihnappur/LED	Aðgerðir
cpu_resetn	Ýttu einu sinni til að endurstilla kerfið.
notandi_pb[0]	Ýttu einu sinni til að skipta HPD merkinu yfir í staðlaða HDMI uppsprettu.
notandi_pb[1]	• Ýttu á og haltu inni til að gefa TX kjarnanum fyrirmæli um að senda DVI-kóðað merkið. • Slepptu til að senda HDMI-kóðað merki. • Gakktu úr skugga um að móttekið myndband sé í 8 bpc RGB litarými.
notandi_pb[2]	• Ýttu á og haltu inni til að gefa TX kjarnanum fyrirmæli um að hætta að senda InfoFrames frá hliðarbandsmerkjunum. • Slepptu til að halda áfram að senda InfoFrames frá hliðarbandsmerkjunum.
user_led[0]	RX HDMI PLL læsa staða. • 0: Ólæst • 1: Læst
user_led[1]	RX HDMI kjarna læsa staða • 0: Að minnsta kosti 1 rás ólæst • 1: Allar 3 rásirnar læstar
user_led[2]	RX HDCP1x IP afkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led[3]	RX HDCP2x IP afkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led[4]	TX HDMI PLL læsa staða. • 0: Ólæst • 1: Læst
user_led[5]	TX senditæki PLL læsa staða. • 0: Ólæst • 1: Læst
user_led[6]	TX HDCP1x IP dulkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led[7]	TX HDCP2x IP dulkóðunarstaða. • 0: Óvirkt • 1: Virkur

Tafla 58. Þrýstihnappur og LED vísar (STUÐNING FRL = 1)

Þrýstihnappur/LED	Aðgerðir
cpu_resetn	Ýttu einu sinni til að endurstilla kerfið.
user_dipsw	Notendaskilgreindur DIP rofi til að skipta um gegnumstreymisham. • OFF (sjálfgefin staða) = Passthrough HDMI RX á FPGA fær EDID frá ytri vaski og kynnir það fyrir ytri uppsprettu sem það er tengt við. • ON = Þú getur stjórnað RX hámarks FRL hraða frá Nios II flugstöðinni. Skipunin breytir RX EDID með því að vinna með hámarksgildi FRL. Vísa til Að keyra hönnunina á mismunandi FRL gengi á síðu 33 fyrir frekari upplýsingar um að stilla mismunandi FRL taxta.
áfram…

Þrýstihnappur/LED	Aðgerðir
notandi_pb[0]	Ýttu einu sinni til að skipta HPD merkinu yfir í staðlaða HDMI uppsprettu.
notandi_pb[1]	Frátekið.
notandi_pb[2]	Ýttu einu sinni til að lesa SCDC skrárnar úr vaskinum sem er tengdur við TX á Bitec HDMI 2.1 FMC dótturkortinu. Athugið: Til að virkja lestur verður þú að stilla DEBUG_MODE á 1 í hugbúnaðinum.
user_led_g[0]	RX FRL klukka PLL læsa staða. • 0: Ólæst • 1: Læst
user_led_g[1]	Staða RX HDMI myndbandslás. • 0: Ólæst • 1: Læst
user_led_g[2]	RX HDCP1x IP afkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led_g[3]	RX HDCP2x IP afkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led_g[4]	TX FRL klukka PLL læsa staða. • 0: Ólæst • 1: Læst
user_led_g[5]	Staða TX HDMI myndbandslás. • 0 = Ólæst • 1 = Læst
user_led_g[6]	TX HDCP1x IP dulkóðunarstaða. • 0: Óvirkt • 1: Virkur
user_led_g[7]	TX HDCP2x IP dulkóðunarstaða. • 0: Óvirkt • 1: Virkur

4.4. Vernd dulkóðunarlykils innbyggður í FPGA hönnun
Margar FPGA hönnun innleiða dulkóðun og oft er þörf á að fella leynilega lykla inn í FPGA bitastrauminn. Í nýrri tækjafjölskyldum, eins og Intel Stratix 10 og Intel Agilex, er öryggisbúnaður tækjastjórnunarblokkur sem getur tryggt útvegað og stjórnað þessum leynilykla. Þar sem þessir eiginleikar eru ekki til, geturðu tryggt innihald FPGA bitastraumsins, þar á meðal innbyggða leynilega notendalykla, með dulkóðun.
Notendalyklana ætti að vera öruggur innan hönnunarumhverfisins þíns og helst bæta við hönnunina með því að nota sjálfvirkt öruggt ferli. Eftirfarandi skref sýna hvernig þú getur innleitt slíkt ferli með Intel Quartus Prime verkfærum.

1. Þróaðu og fínstilltu HDL í Intel Quartus Prime í óöruggu umhverfi.
2. Flyttu hönnunina yfir í öruggt umhverfi og innleiddu sjálfvirkt ferli til að uppfæra leynilykilinn. Minnið á flísinni fellir inn lykilgildið. Þegar lykillinn er uppfærður, frumstillir minni file (.mif) getur breyst og „quartus_cdb –update_mif“ samsetningarflæðið getur breytt HDCP verndarlyklinum án þess að setja saman aftur. Þetta skref er mjög fljótlegt að keyra og varðveitir upprunalega tímasetningu.
3. Intel Quartus Prime bitastraumurinn dulkóðar síðan með FPGA lyklinum áður en dulkóðaði bitastraumurinn er fluttur aftur í óörugga umhverfið til lokaprófunar og dreifingar.

Mælt er með því að slökkva á öllum villuleitaraðgangi sem getur endurheimt leynilykilinn frá FPGA. Þú getur slökkt á kembiforritinu algjörlega með því að slökkva á JTAG port, eða slökkva á vali og afturview að engir villuleitaraðgerðir eins og minnisritari í kerfinu eða Signal Tap geta endurheimt lykilinn. Sjá AN 556: Notkun hönnunaröryggiseiginleika í Intel FPGA til að fá frekari upplýsingar um notkun FPGA öryggiseiginleika, þar á meðal sérstök skref um hvernig á að dulkóða FPGA bitastrauminn og stilla öryggisvalkosti eins og að slökkva á JTAG aðgangur.

Athugið:
Þú getur íhugað viðbótarskrefið að þoka eða dulkóða með öðrum lykli leynilykilsins í MIF geymslunni.
Tengdar upplýsingar
AN 556: Notkun hönnunaröryggiseiginleika í Intel FPGA

4.5. Öryggissjónarmið
Þegar þú notar HDCP eiginleikann skaltu hafa í huga eftirfarandi öryggissjónarmið.

• Þegar endurvarpskerfi er hannað verður þú að loka fyrir móttekið myndband frá því að fara inn á TX IP við eftirfarandi aðstæður:
  — Ef móttekið myndband er HDCP-dulkóðað (þ.e. dulkóðunarstaða hdcp1_enabled eða hdcp2_enabled frá RX IP er fullyrt) og sendur myndbandið er ekki HDCP-dulkóðað (þ.e. dulkóðunarstaða hdcp1_enabled eða hdcp2_enabled frá TX IP er ekki fullyrt).
  — Ef móttekið myndband er HDCP TYPE 1 (þ.e. streamid_type frá RX IP er fullyrt) og send myndband er HDCP 1.4 dulkóðað (þ.e. dulkóðunarstaða hdcp1_enabled frá TX IP er fullyrt)
• Þú ættir að viðhalda trúnaði og heilindum HDCP framleiðslulykla þinna og hvers kyns dulkóðunarlykla notenda.
• Intel mælir eindregið með því að þú þróar hvaða Intel Quartus Prime verkefni og hönnunaruppsprettu sem er files sem innihalda dulkóðunarlykla í öruggu tölvuumhverfi til að vernda lyklana.
• Intel mælir eindregið með því að þú notir hönnunaröryggiseiginleikana í FPGA til að vernda hönnunina, þar á meðal innbyggða dulkóðunarlykla, gegn óleyfilegri afritun, öfugþróun ogampering.

Tengdar upplýsingar
AN 556: Notkun hönnunaröryggiseiginleika í Intel FPGA

4.6. Leiðbeiningar um villuleit
Þessi hluti lýsir gagnlegum HDCP stöðumerkjum og hugbúnaðarbreytum sem hægt er að nota til að kemba. Það inniheldur einnig algengar spurningar (FAQ) um að keyra hönnunina tdample.

4.6.1. HDCP stöðumerki
Það eru nokkur merki sem eru gagnleg til að bera kennsl á vinnuskilyrði HDCP IP kjarna. Þessi merki eru fáanleg á hönnuninni exampefsta stigi og eru bundin við ljósdíóða um borð:

Merkisheiti	Virka
hdcp1_enabled_rx	RX HDCP1x IP afkóðunarstaða 0: Óvirk 1: Virkur
hdcp2_enabled_rx	RX HDCP2x IP afkóðunarstaða 0: Óvirk 1: Virkur
hdcp1_enabled_tx	TX HDCP1x IP dulkóðunarstaða 0: Óvirk 1: Virkur
hdcp2_enabled_tx	TX HDCP2x IP dulkóðunarstaða 0: Óvirk 1: Virkur

Sjá töflu 57 á blaðsíðu 115 og töflu 58 á blaðsíðu 115 fyrir staðsetningar LED.
Virkt ástand þessara merkja gefur til kynna að HDCP IP sé sannvottuð og tekur við/sendi dulkóðaðan myndbandsstraum. Fyrir hverja átt, aðeins HDCP1x eða HDCP2x
dulkóðunar-/afkóðunarstöðumerki eru virk. Til dæmisample, ef annað hvort hdcp1_enabled_rx eða hdcp2_enabled_rx er virkt, þá er HDCP á RX hliðinni virkt og afkóðar dulkóðaða myndstrauminn frá ytri myndbandsgjafanum.

4.6.2. Breyting á HDCP hugbúnaðarbreytum
Til að auðvelda HDCP kembiforritið geturðu breytt breytunum í hdcp.c.
Taflan hér að neðan tekur saman lista yfir stillanlegar færibreytur og virkni þeirra.

Parameter	Virka
SUPPORT_HDCP1X	Virkjaðu HDCP 1.4 á TX hlið
SUPPORT_HDCP2X	Virkjaðu HDCP 2.3 á TX hlið
DEBUG_MODE_HDCP	Virkja villuleitarskilaboð fyrir TX HDCP
REPEATER_MODE	Virkja endurvarpsstillingu fyrir HDCP hönnun tdample

Til að breyta breytunum skaltu breyta gildunum í þau gildi sem þú vilt í hdcp.c. Áður en þú byrjar að safna saman skaltu gera eftirfarandi breytingu á build_sw_hdcp.sh:

1. Finndu eftirfarandi línu og skrifaðu athugasemdir til að koma í veg fyrir breyttan hugbúnað file verið skipt út fyrir frumritið files frá Intel Quartus Prime hugbúnaðaruppsetningarleiðinni.
   
2.  Keyrðu "./build_sw_hdcp.sh" til að setja saman uppfærða hugbúnaðinn.
3. The myndaður .elf file hægt að setja inn í hönnunina með tveimur aðferðum:
   a. Keyra "nios2-download -g file nafn>“. Endurstilltu kerfið eftir að niðurhalsferlinu er lokið til að tryggja rétta virkni.
   b. Keyrðu „quartus_cdb –-update_mif“ til að uppfæra frumstillingu minnisins files. Keyrðu assembler til að búa til nýja .sof file sem inniheldur uppfærðan hugbúnað.

4.6.3. Algengar spurningar (algengar spurningar)
Tafla 59. Bilunareinkenni og leiðbeiningar

Númer	Bilunareinkenni	Leiðbeiningar
1.	RX er að taka á móti dulkóðuðu myndbandi, en TX sendir kyrrstætt myndband í bláum eða svörtum lit.	Þetta er vegna misheppnaðrar TX auðkenningar með ytri vaski. HDCP-hæfur endurvarpi má ekki senda myndbandið á ódulkóðuðu formi ef móttekið myndband frá andstreymis er dulkóðað. Til að ná þessu, kemur kyrrstætt myndband í bláum eða svörtum lit í stað útsendingar myndbandsins þegar TX HDCP dulkóðunarstöðumerki er óvirkt á meðan RX HDCP afkóðunarstöðumerki er virkt. Fyrir nákvæmar leiðbeiningar, vísa til Öryggissjónarmið á síðu 117. Hins vegar getur þessi hegðun hindrað villuleit þegar HDCP hönnunin er virkjuð. Hér að neðan er aðferðin til að slökkva á vídeóblokkuninni í hönnuninni tdample: 1. Finndu eftirfarandi tengitengingu á efstu stigi hönnunarinnar, tdample. Þessi höfn tilheyrir hdmi_tx_top einingunni. 2. Breyttu tengitengingunni í eftirfarandi línu:
2.	TX HDCP dulkóðunarstöðumerki er virkt en snjómynd birtist við niðurstraumsvaskinn.	Þetta er vegna þess að niðurstreymisvaskurinn afkóðar ekki dulkóðaða myndbandið á útleið á réttan hátt. Gakktu úr skugga um að þú gefur upp alheimsfastann (LC128) til TX HDCP IP. Gildið verður að vera framleiðsluverðmæti og rétt.
3.	TX HDCP dulkóðunarstöðumerki er óstöðugt eða alltaf óvirkt.	Þetta er vegna misheppnaðrar TX auðkenningar með downstream vaski. Til að auðvelda kembiforritið geturðu virkjað DEBUG_MODE_HDCP breytu í hdcp.c. Vísa til Breyting á HDCP hugbúnaðarbreytum á blaðsíðu 118 um leiðbeiningarnar. Eftirfarandi 3a-3c gætu verið mögulegar orsakir misheppnaðar TX auðkenningar.
3a.	Hugbúnaðarvilluskráin heldur áfram að prenta þessi skilaboð „HDCP 1.4 er ekki studd af downstream (Rx)“.	Skilaboðin gefa til kynna að niðurstreymisvaskurinn styður ekki bæði HDCP 2.3 og HDCP 1.4. Gakktu úr skugga um að niðurstreymisvaskurinn styðji HDCP 2.3 eða HDCP 1.4.
3b.	TX auðkenning mistekst hálfa leið.	Þetta er vegna þess að einhver hluti af TX auðkenningunni eins og sannprófun undirskriftar, staðsetningarathugun o.s.frv. getur mistekist. Gakktu úr skugga um að niðurstraumsvaskurinn noti framleiðslulykil en ekki faxlykill.
3c.	Hugbúnaðar villuleitarskráin heldur áfram að prenta „Re-authentication	Þessi skilaboð gefa til kynna að niðurstreymisvaskurinn hafi beðið um endurauðkenningu vegna þess að móttekið myndband var ekki afkóðað á réttan hátt. Gakktu úr skugga um að þú gefur upp alheimsfastann (LC128) til TX HDCP IP. Gildið verður að vera framleiðsluvirðið og gildið er rétt.
áfram…

Númer	Bilunareinkenni	Leiðbeiningar
	er krafist“ eftir að HDCP auðkenningunni er lokið.
4.	RX HDCP afkóðunarstöðumerki er óvirkt þó að andstreymisgjafinn hafi virkjað HDCP.	Þetta gefur til kynna að RX HDCP IP hefur ekki náð staðfestu ástandi. Sjálfgefið er REPEATER_MODE færibreytan er virkjuð í hönnuninni tdample. Ef REPEATER_MODE er virkt skaltu ganga úr skugga um að TX HDCP IP sé auðkennt. Þegar REPEATER_MODE færibreytan er virkjuð, reynir RX HDCP IP auðkenninguna sem endurvarpa ef TX er tengt við HDCP-hæfan vaska. Sannvottunin hættir á miðri leið á meðan beðið er eftir TX HDCP IP til að ljúka auðkenningunni með niðurstreymis vaski og senda RECEIVERID_LIST til RX HDCP IP. Tímamörk eins og skilgreint er í HDCP forskriftinni er 2 sekúndur. Ef TX HDCP IP getur ekki lokið auðkenningunni á þessu tímabili, meðhöndlar andstreymisuppsprettan auðkenninguna sem bilun og byrjar endurvottun eins og tilgreint er í HDCP forskriftinni.
		Athugið: • Vísa til Breyting á HDCP hugbúnaðarbreytum á síðu 118 fyrir aðferðina til að slökkva á REPEATER_MODE færibreytu fyrir villuleit. Eftir að hafa slökkt á REPEATER_MODE færibreytu reynir RX HDCP IP alltaf auðkenningar sem endapunktsmóttakari. TX HDCP IP er ekki hliðið á auðkenningarferlið.
		• Ef REPEATER_MODE færibreytan er ekki virkjuð, vertu viss um að HDCP lykillinn sem veittur er HDCP IP sé framleiðslugildið og gildið sé rétt.
5.	RX HDCP afkóðunarstöðumerki er óstöðugt.	Þetta þýðir að RX HDCP IP hefur beðið um endurvottun rétt eftir að staðfestu ástandi er náð. Þetta er líklega vegna þess að dulkóðaða myndbandið sem kom inn er ekki afkóðað rétt af RX HDCP IP. Gakktu úr skugga um að alþjóðlegi fastinn (LC128) sem RX HDCP IP kjarnanum er veittur sé framleiðslugildi og gildið sé rétt.

HDMI Intel Arria 10 FPGA IP hönnun Example User Guide Archives

Fyrir nýjustu og fyrri útgáfur þessarar notendahandbókar, sjá HDMI Intel® Arria 10 FPGA IP Design Example Notendahandbók. Ef IP- eða hugbúnaðarútgáfa er ekki á listanum gildir notendahandbók fyrir fyrri IP- eða hugbúnaðarútgáfu.
IP útgáfur eru þær sömu og Intel Quartus Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, IP
kjarna eru með nýtt IP útgáfukerfi.

Endurskoðunarsaga fyrir HDMI Intel Arria 10 FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2022.12.27	22.4	19.7.1	Bætti við nýrri breytu til að velja endurskoðun HDMI-dótturkorts við hlutann vélbúnaðar- og hugbúnaðarkröfur í hönnuninni tdample fyrir HDMI 2.0 (ekki FRL stilling).
2022.07.29	22.2	19.7.0	• Tilkynning um fjarlægingu á Cygwin íhlut úr Windows* útgáfunni af Nios II EDS og kröfu um að setja upp WSL fyrir Windows* notendur. • Uppfærð dótturkortsútgáfa frá endurskoðun 4 til 9 þar sem við á í öllu skjalinu.
2021.11.12	21.3	19.6.1	• Uppfærði undirkafla Geymdu dulkóðaða HDCP framleiðslulykla í ytra flassminni eða EEPROM (Support HDCP Key Management = 1) til að lýsa nýju dulkóðunarhugbúnaðarforritinu (KEYENC). • Fjarlægði eftirfarandi tölur: — Gagnafylki faxlykils R1 fyrir RX einkalykil — Gagnafylki HDCP framleiðslulykla (staðhafi) — Gagnafylki HDCP verndarlykils (forskilgreindur lykill) — HDCP verndarlykill frumstilltur í hdcp2x_tx_kmem.mif — HDCP verndarlykill frumstilltur í hdcp1x_rx_kmem.mif — HDCP verndarlykill frumstilltur í hdcp1x_tx_kmem.mif • Færður undirkafli HDCP Key Mapping frá DCP Key Files frá villuleitarleiðbeiningum til að geyma venjulega HDCP framleiðslulykla í FPGA (Stuðningur HDCP lykilstjórnun = 0).
2021.09.15	21.1	19.6.0	Fjarlægði tilvísun í ncsim
2021.05.12	21.1	19.6.0	• Bætt við þegar SUPPORT FRL = 1 eða SUPPORT HDCP KEY MANAGEMENT = 1 við lýsinguna fyrir mynd 29 HDCP Over HDMI Design Ex.ample Block Diagram. • Bætti við skrefunum í HDCP lyklaminni files í Design Walkthrough. • Bætt við þegar SUPPORT FRL = 0 við hlutann Setja upp vélbúnaðinn. • Bætti við skrefinu til að kveikja á Stuðningur HDCP Key Management færibreytu í Búðu til hönnunina. • Nýr undirkafli bætt við. Geymdu dulkóðaða HDCP framleiðslulykla í ytra flassminni eða EEPROM (Stuðningur HDCP lykilstjórnun = 1).
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Endurnefnt Töfluhnappur og LED Vísar í Þrýstihnappa og LED Vísar (STUÐNING FRL = 0). • Bætt við töfluþrýstihnappi og LED-vísum (STUÐNING FRL = 1). • Nýjum kafla bætt við Vernd dulkóðunarlykils sem er innbyggður í FPGA hönnun. • Nýjum kafla bætt við Leiðbeiningar um villuleit og undirkafla HDCP stöðumerki, Breyting á færibreytum HDCP hugbúnaðar og algengar spurningar.
2021.04.01	21.1	19.6.0	• Uppfærðir myndíhlutir nauðsynlegir fyrir RX-Only eða TX-Only hönnun. • Uppfærð töflumynduð RTL Files. • Uppfært mynd HDMI RX efstu íhlutir. • Fjarlægður hluti HDMI RX Top Link þjálfunarferli. • Uppfærði skrefin í að keyra hönnunina í mismunandi FRL gengi. • Uppfærð mynd HDMI 2.1 Hönnun Example klukkukerfi. • Uppfært merki um borðklukkukerfi. • Uppfært mynd HDMI RX-TX blokkarmynd til að bæta við tengingu frá Transceiver Arbiter við TX topp.
2020.09.28	20.3	19.5.0	• Fjarlægði athugasemdina um að HDMI 2.1 hönnun tdample í FRL ham styður aðeins hraðastig –1 tæki í HDMI Intel FPGA IP Design Example Quick Start Guide fyrir Intel Arria 10 tæki og HDMI 2.1 hönnun Example (Stuðningur FRL = 1) hlutar. Hönnunin styður allar hraðastig. • Fjarlægðu ls_clk upplýsingar úr allri HDMI 2.1 hönnun tdample tengdir hlutar. ls_clk lénið er ekki lengur notað í hönnuninni tdample. • Uppfærði blokkarmyndirnar fyrir HDMI 2.1 hönnunina tdample í FRL ham í HDMI 2.1 Design Example (Stuðningur FRL = 1), Að búa til Hönnunarhluti fyrir aðeins RX eða TX-aðeins hönnun, og klukkukerfishluta. • Uppfærði möppurnar og myndaði files listi í Directory Structure hlutanum. • Fjarlægði óviðkomandi merki og bætti við eða breytti lýsingu á eftirfarandi HDMI 2.1 hönnun ex.ampLe merki í Tengimerki kafla: — sys_init — txpll_frl_læst — tx_os — txphy_rcfg* merki — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Bætti við eftirfarandi breytum í Hönnun RTL færibreytur hlutanum: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — NOTAÐU FPLL — POLARITY_INVERSION
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Uppfærði blokkarmyndirnar fyrir HDMI 2.0 hönnunina tdample fyrir Intel Quartus Prime Pro Edition hugbúnað í HDMI 2.0 Design Example (Stuðningur FRL = 0), Að búa til RX-Only eða TX-Only Designs Design Components, og Clock Scheme hlutar. • Uppfærði klukkuna og endurstillti merkjaheiti í hlutanum Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering. • Fjarlægði óviðkomandi merki og bætti við eða breytti lýsingu á eftirfarandi HDMI 2.0 hönnun ex.ampLe merki í Tengimerki kafla: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — endurstilla_xcvr_powerup — nios_tx_i2c* merki — hdmi_ti_i2c* merki — tx_i2c_avalon* merki — klukkubrú_0_í_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* merki — nios_tx_i2c* merki — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* merki — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* merki • Bætt við athugasemd um að uppgerð prófbekkurinn er ekki studdur fyrir hönnun með Láttu I2C fylgja með færibreyta virkjuð og uppfærði hermiskilaboðin í Simulation Testbench hlutanum. • Uppfærði hlutann Uppfærsla á hönnuninni þinni.
2020.04.13	20.1	19.4.0	• Bætti við athugasemd um að HDMI 2.1 hönnun tdample í FRL ham styður aðeins hraðastig –1 tæki í HDMI Intel FPGA IP Design Example Quick Start Guide fyrir Intel Arria 10 tæki og nákvæm lýsing fyrir HDMI 2.1 hönnun Example (Stuðningur FRL = 1) hlutar. • Færði HDCP Over HDMI Design Exampkafla fyrir Intel Arria 10 tæki úr HDMI Intel FPGA IP notendahandbókinni. • Breytti hlutanum Simulating the Design til að innihalda hljóðiðample rafall, hliðarband gagnarafall, og auka gagna rafall og uppfærði árangursrík uppgerð skilaboð. • Fjarlægði athugasemdina sem tilgreind uppgerð er aðeins tiltæk fyrir Styðjið FRL athugasemd við fatlaða hönnun. Uppgerð er nú fáanleg fyrir Styðjið FRL virkjuð hönnun líka. • Uppfærði eiginleikalýsinguna í Ítarlegri lýsingu fyrir HDMI 2.1 Design Example (Stuðningur FRL virkt) kafla.
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Breytti blokkarmyndinni í HDMI 2.1 RX-TX hönnunarblokkamyndinni, hönnunaríhlutum og að búa til RX-Only eða TX-Only hönnun hluta fyrir HDMI 2.1 hönnun ex.ample. Nýjum íhlutum bætt við og íhlutir fjarlægðir sem eiga ekki lengur við. • Breytti main.c skriftuleiðbeiningunum í hlutanum Creating RX-Only eða TX-Only Designs. • Uppfærði skráarskipulagshlutana til að bæta við nýjum möppum og files fyrir bæði HDMI 2.0 og HDMI 2.1 hönnun examples. • Uppfærði hlutann vélbúnaðar- og hugbúnaðarkröfur fyrir HDMI 2.1 hönnun tdample. • Uppfærði blokkarmyndina og merkjalýsingarnar í Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering hlutanum fyrir HDMI 2.1 hönnun ex.ample. • Bætti við nýjum hluta, Running the Design in Different FRL rates, fyrir HDMI 2.1 hönnunina fyrrverandiamples. • Uppfærði blokkarmyndina og merkjalýsingarnar í klukkukerfishlutanum fyrir HDMI 2.1 hönnun tdample. • Bætt við lýsingu um DIP-rofa notanda í hlutanum Vélbúnaðaruppsetning fyrir HDMI 2.1 hönnun tdample. • Uppfærði hlutann Hönnunartakmarkanir fyrir HDMI 2.1 hönnun tdample. • Uppfærði hlutann Uppfærsla á hönnuninni þinni. • Uppfærði Simulation Testbench hlutana fyrir bæði HDMI 2.0 og HDMI 2.1 hönnun tdamples.
2020.01.16	19.4	19.3.0	• Uppfærði HDMI Intel FPGA IP Design ExampLe Quick Start Guide fyrir Intel Arria 10 tæki hluta með upplýsingum um nýlega bætt við HDMI 2.1 hönnun ex.ample með FRL ham. • Nýjum kafla bætt við, Ítarleg lýsing fyrir HDMI 2.1 hönnun Example (Support FRL Enabled) sem inniheldur allar viðeigandi upplýsingar um nýlega bætta hönnunina tdample. • Endurnefnt HDMI Intel FPGA IP Design Example Nákvæm lýsing í ítarlegri lýsingu fyrir HDMI 2.0 hönnun Example fyrir betri skýrleika.
2019.10.31	18.1	18.1	• Bætt við myndað files í tx_control_src möppunni: ti_i2c.c og ti_i2c.h. • Bætti við stuðningi við FMC dótturkort endurskoðun 11 í vélbúnaðar- og hugbúnaðarkröfum og Samsetningu og prófun hönnunarhluta. • Hönnunartakmörkun var fjarlægð. Takmörkunin varðandi tímasetningarbrot á hámarksskekkjutakmörkunum var leyst í útgáfu 18.1 af HDMI Intel FPGA IP. • Bætti við nýrri RTL breytu, BITEC_DAUGHTER_CARD_REV, til að gera þér kleift að velja endurskoðun Bitec HDMI dótturkortsins.
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Uppfærði lýsinguna fyrir fmcb_dp_m2c_p og fmcb_dp_c2m_p merki til að innihalda upplýsingar um FMC dótturkortsendurskoðanir 11, 6 og 4. • Bætti við eftirfarandi nýjum merkjum fyrir Bitec dótturkort endurskoðun 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a dress — oc_i2c_master_ti_avalon_anti_slave_w helgisiði — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Bætti við hluta um að uppfæra hönnunina þína.
2017.11.06	17.1	17.1	• Endurnefnt HDMI IP kjarna í HDMI Intel FPGA IP samkvæmt endurmerkingu Intel. • Breytti hugtakinu Qsys í Platform Designer. • Bætt við upplýsingum um Dynamic Range og Mastering InfoFrame (HDR) innsetningu og síunareiginleika. • Uppfærði möppuskipulagið: — Bætt við forskriftum og hugbúnaðarmöppum og files. — Uppfært sameiginlegt og hdr files. — Fjarlægt atx files. - Aðgreint files fyrir Intel Quartus Prime Standard Edition og Intel Quartus Prime Pro Edition. • Uppfærði hlutann Búa til hönnunina til að bæta við tækinu sem notað er sem 10AX115S2F4I1SG. • Breytti gagnahraða senditækisins fyrir 50-100 MHz TMDS klukkutíðni í 2550-5000 Mbps. • Uppfærðu RX-TX tengil upplýsingarnar sem þú getur sleppt user_pb[2] hnappinum til að slökkva á ytri síun. • Uppfærði Nios II hugbúnaðarflæðiritið sem felur í sér stýringar fyrir I2C master og HDMI uppsprettu. • Bætt við upplýsingum um Hönnun Example GUI breytur. • Bætt við HDMI RX og TX Top hönnunarbreytur. • Bætti við þessum HDMI RX og TX efstu merkjum: — mgmt_clk - endurstilla — i2c_clk — hdmi_clk_in — Fjarlægði þessi HDMI RX og TX efstu merki: • útgáfa • i2c_clk
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Bætt við athugasemd um að hliðræna senditækið er prófað fyrir Intel Arria 10 FPGA þróunarbúnaðinn og Bitec HDMI 2.0 Daughter kortið. Þú getur breytt hliðstæðum stillingum fyrir borðið þitt. • Bætti við tengli fyrir lausn til að koma í veg fyrir skjálfti í PLL-falli eða ótileinkuðum klukkuleiðum fyrir Intel Arria 10 PLL viðmiðunarklukku. • Bætt við athugasemd um að þú getur ekki notað senditæki RX pinna sem CDR refclk fyrir HDMI RX eða sem TX PLL refclk fyrir HDMI TX. • Bætti við athugasemd um hvernig eigi að bæta við set_max_skew þvingun fyrir hönnun sem notar TX PMA og PCS tengingu.
2017.05.08	17.0	17.0	• Endurmerkt sem Intel. • Breytt hlutanúmeri. • Uppfærði möppuskipulagið: — Bætt við hdr files. — Breytti qsys_vip_passthrough.qsys í nios.qsys. — Bætt við files tilnefnd fyrir Intel Quartus Prime Pro Edition. • Uppfærðar upplýsingar um að RX-TX Link blokkin framkvæmi einnig ytri síun á High Dynamic Range (HDR) upplýsingaramma úr HDMI RX aukagögnum og setur inn fyrrverandiample HDR Infoframe að aukagögnum HDMI TX í gegnum Avalon ST multiplexer. • Bætti við athugasemd fyrir Transceiver Native PHY lýsingu þess efnis að til að uppfylla kröfur um HDMI TX millirása skekkju þarftu að stilla TX channel bonding mode valkostinn í Arria 10 Transceiver Native PHY breyturitlinum á PMA og PCS tenging. • Uppfærð lýsing fyrir stýrikerfi og mælimerki. • Breytti yfirskeytumampling factor fyrir mismunandi gagnahraða senditækis á hverju TMDS klukkutíðnisviði til að styðja TX FPLL beina klukkukerfi. • TX IOPLL breytt í TX FPLL cascade klukkunarkerfi í TX FPLL beint kerfi. • Bætt við TX PMA endurstillingarmerkjum. • Breytti USER_LED[7] yfirampling staða. 1 gefur til kynna yfirspilampleiddi (gagnahraði < 1,000 Mbps í Arria 10 tæki). • Uppfærð HDMI hönnun Example Stutt hermir borð. VHDL ekki stutt fyrir NCSim. • Tengill bætt við í geymda útgáfu af Arria 10 HDMI IP Core Design Example Notendahandbók.
2016.10.31	16.1	16.1	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

Netútgáfa
Sendu athugasemdir
ID: 683156
Útgáfa: 2022.12.27

Skjöl / auðlindir

intel HDMI Arria 10 FPGA IP Hönnun Example [pdfNotendahandbók HDMI Arria 10 FPGA IP Hönnun Example, HDMI Arria, 10 FPGA IP Design Example, Hönnun Example

Heimildir

• Notendahandbók