intel OCT FPGA IP

OCT Intel FPGA IP gerir þér kleift að kvarða I/O á virkan hátt með tilvísun í ytri viðnám. OCT IP bætir heilleika merkja, minnkar borðpláss og er nauðsynlegt fyrir samskipti við ytri tæki eins og minnisviðmót. OCT IP er fáanlegt fyrir Intel Stratix® 10, Intel Arria® 10 og Intel Cyclone® 10 GX tæki. Ef þú ert að flytja hönnun frá Stratix V, Arria V og Cyclone V tækjum þarftu að flytja IP. Nánari upplýsingar er að finna í tengdum upplýsingum.

Tengdar upplýsingar

• Flytja ALTOCT IP til OCT Intel FPGA IP á síðu 13
  • Veitir skref til að flytja ALTOCT IP kjarnann þinn yfir í OCT IP kjarnann.
• Dynamic Calibrated On-Chip Termination (ALTOCT) IP Core notendahandbók
  • Veitir upplýsingar um ALTOCT IP kjarnann.
• Kynning á Intel FPGA IP kjarna
  • Veitir almennar upplýsingar um alla Intel FPGA IP kjarna, þar á meðal breytustillingu, myndun, uppfærslu og eftirlíkingu af IP kjarna.
• Að búa til útgáfuóháð IP- og pallahönnuðarhermiforrit
  • Búðu til hermiforskriftir sem þurfa ekki handvirkar uppfærslur fyrir uppfærslu hugbúnaðar eða IP útgáfu.
• Bestu starfsvenjur verkefnastjórnunar
  • Leiðbeiningar um skilvirka stjórnun og færanleika verkefnis þíns og IP files.
• OCT Intel FPGA IP User Guide Archives á síðu 13
  • Veitir lista yfir notendahandbækur fyrir fyrri útgáfur af OCTIntel FPGA IP.

OKT Intel FPGA IP eiginleikar

OCT IP styður eftirfarandi eiginleika

• Stuðningur við allt að 12 á-flís terminations (OCT) blokkir
• Stuðningur við kvarðaða á-flís röð lúkningu (RS) og kvarðaða á-flís samhliða lúkningu (RT) á öllum I/O pinna
• Kvörðuð lúkningargildi 25 Ω og 50 Ω
• Stuðningur við OCT kvörðun í virkjunar- og notendastillingum

OKT Intel FPGA IP yfirview

OKT IP efsta stigs skýringarmynd

Þessi mynd sýnir skýringarmynd á efstu stigi OCT IP.

OKT IP íhlutir

Hluti	Lýsing
RZQ pinna	Tvínota pinna. Þegar það er notað með OCT tengist pinninn við ytri viðmiðunarviðnám til að reikna út kvörðunarkóðana til að útfæra nauðsynlega viðnám.
OKT blokk	Myndar og sendir kvörðunarkóðaorð til I/O biðminnisblokkanna.
OCT rökfræði	Tekur við kvörðunarkóðaorðunum í röð frá OCT blokkinni og sendir kvörðunarkóðaorðin samhliða biðmunum.

RZQ pinna

Hver OCT blokk hefur einn RZQ pinna.

• RZQ pinnar eru tvínota pinnar. Ef pinnarnir eru ekki tengdir við OCT blokkina geturðu notað pinnana sem venjulega I/O pinna.
• Kvarðaðir pinnar verða að hafa sama VCCIO binditage sem OCT blokk og RZQ pinna. Kvarðaðir pinnar sem tengdir eru við sama OCT blokk verða að hafa sömu röð og samhliða lúkningargildi.
• Þú getur beitt staðsetningartakmörkunum á RZQ pinnana til að ákvarða staðsetningu OCT blokkarinnar vegna þess að RZQ pinna er aðeins hægt að tengja við samsvarandi OCT blokk hans.

OKT blokk

OCT blokkin er hluti sem býr til kvörðunarkóða til að stöðva I/Os. Við kvörðun passar OCT viðnámið sem sést á ytri viðnáminu í gegnum rzqin tengið. Síðan myndar OCT-reiturinn tvö 16-bita kvörðunarkóðaorð – annað orð kvarðar raðlokin og hitt orðið kvarðar samhliða lúkninguna. Sérstakur strætó sendir orðin í röð til OCT rökfræðinnar.

OKT rökfræði

OCT blokkin sendir kvörðunarkóðaorðin í röð til OCT rökfræðinnar í gegnum ser_data tengin. Innsetningarmerkið, þegar það er kveikt, tilgreinir úr hvaða OCT-blokk á að lesa kvörðunarkóðaorðin. Kvörðunarkóðaorðin eru síðan sett í biðminni inn í rað-til samhliða færslu rökfræði. Eftir það fullyrðir s2pload merkið sjálfkrafa að senda kvörðunarkóðaorðin samhliða I/O biðminni. Kvörðunarkóðaorðin virkja eða slökkva á smáranum í I/O blokkinni, sem mun líkja eftir röð eða samhliða viðnám til að passa við viðnám.

Innri OCT Logic

OKT Intel FPGA IP hagnýtur lýsing

Til að uppfylla DDR minnislýsingu styðja Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki á flís röð lokun (RS OCT) og á flís samhliða uppsögn (RT OCT) fyrir einenda I/O staðla. OCT er hægt að styðja á hvaða I/O banka sem er. VCCIO verður að vera samhæft fyrir öll I/O í tilteknum banka. Í Intel Stratix 10, Intel Arria 10 eða Intel Cyclone 10 GX tæki er ein OCT blokk í hverjum I/O banka. Hver OCT blokk krefst tengingar við ytri 240 Ω viðmiðunarviðnám í gegnum RZQ pinna.

RZQ pinninn deilir sama VCCIO framboði með I/O bankanum þar sem pinninn er staðsettur. RZQ pinna er tvöfaldur I/O pinna sem þú getur notað sem venjulegan I/O ef þú notar ekki OCT kvörðun. Þegar þú notar RZQ pinna fyrir OCT kvörðun, tengir RZQ pinninn OCT blokkina við jörð í gegnum ytri 240 Ω viðnám. Eftirfarandi myndir sýna hvernig OLT eru tengd í einni I/O dálki (í raðkeðju). OCT getur kvarðað I/O sem tilheyrir hvaða banka sem er, að því tilskildu að bankinn sé í sama dálki og uppfylli binditage kröfur. Vegna þess að engar tengingar eru á milli dálka er aðeins hægt að deila OCT ef pinnarnir tilheyra sama I/O dálki OCT.

OKT Banka-til-banka tengingar

I/O dálkar í Intel Quartus® Prime Pin Planner

Þessi tala er fyrrverandiample. Útlitið er mismunandi eftir mismunandi Intel Stratix 10, Intel Arria 10 eða Intel Cyclone 10 GX tækjum.

Power-Up Mode tengi

OCT IP í virkjunarham hefur tvö aðalviðmót

• Eitt inntaksviðmót sem tengir FPGA RZQ púðann við OCT blokkina
• Tvö 16 bita orðaúttak sem tengist I/O biðminni

OCT tengi

Notendahamur OKT

Notendahamur OCT virkar á sama hátt og virkjun OCT-hamur, með því að bæta við notendastýringu.

FSM merki

Þessi mynd sýnir endanlegt ástand vél (FSM) í kjarnanum stjórnar sérstökum notendamerkjum á OCT blokkinni. FSM tryggir að OCT blokkin kvarðar eða sendir stjórnandi kóðaorð samkvæmt beiðni þinni.

Smiðurinn ályktar ekki um OCT í notandaham. Ef þú vilt að OCT-blokkin þín noti OCT-eiginleika notendahamsins, verður þú að búa til OCT-IP. Hins vegar, vegna takmarkana á vélbúnaði, geturðu aðeins notað eina OCT IP í notendaham OCT í hönnun þinni.

Athugið: Einn OCT IP getur stjórnað allt að 12 OCT blokkum.

FSM gefur eftirfarandi merki

• klukka
• endurstilla
• s2 hlaða
• kvörðun_upptekinn
• calibration_shift_busy
• kvörðunarbeiðni

Athugið: Þessi merki eru aðeins fáanleg í notendastillingu en ekki í virkjunarstillingu.

Tengdar upplýsingar

OKT Intel FPGA IP merki.
Veitir frekari upplýsingar um FSM merki.

Kjarna FSM

FSM flæði

FSM ríki

Ríki	Lýsing
AÐGERÐ	Þegar þú stillir calibration_request vektorinn færist FSM úr IDLE ástandi í CAL ástand. Haltu calibration_request vigri á gildi sínu í tvær klukkulotur. Eftir tvær klukkulotur inniheldur FSM afrit af vektornum. Þú verður að endurstilla vektorinn til að forðast að hefja kvörðunarferlið aftur.
CAL	Meðan á þessu ástandi stendur, athugar FSM hvaða bitar í calibration_request vektornum voru staðfestir og þjónustar þá. Samsvarandi OCT-blokkir hefja kvörðunarferlið sem tekur um 2,000 klukkulotur að ljúka. Eftir að kvörðun lýkur losnar merki calibration_busy.
Athugaðu Mask bit	FSM athugar hvern bita í vektornum hvort bitinn er stilltur eða ekki.

Ríki	Lýsing
Shift Mask bit	Þetta ástand fer einfaldlega í lykkju yfir alla bitana í vektornum þar til það lendir á 1.
Röð Shift	Þetta ástand sendir uppsagnarkóðann í röð frá OCT blokkinni til uppsagnarrökfræðinnar. Það tekur 32 lotur að klára flutninginn. Eftir hverja flutning athugar FSM hvort þeir séu í bið í vigri og þjónustar þá í samræmi við það.
Uppfærsla í bið	Biðskráin geymir bita sem samsvara hverri OCT blokk í OCT Intel FPGA IP. Þetta ástand uppfærir skrána í bið með því að endurstilla þjónustubeiðnina.
LOKIÐ	Þegar calibration_shift_busy merkið er afassert, geturðu fullyrt að s2pload fullyrðir sjálfkrafa til að flytja nýju uppsagnarkóðann inn í biðminni. s2pload merkið stendur í að minnsta kosti 25 ns. Vegna takmarkana á vélbúnaði geturðu ekki beðið um aðra kvörðun fyrr en allir bitar eru komnir inn calibration_shift_busy vektor eru lág.

OKT Intel FPGA IP hönnun Example

OCT IP getur búið til hönnun tdample sem passar við sömu uppsetningu sem valin var fyrir IP. Hönnunin fyrrvample er einföld hönnun sem miðar ekki að neinu sérstöku forriti. Þú getur notað hönnunina tdample sem tilvísun um hvernig á að staðfesta IP. Til að búa til hönnunina tdample files, kveiktu á Mynda Example Hönnunarvalkosturinn í Generation valmyndinni meðan á IP-gerð stendur.

Athugið: OCT IP styður ekki VHDL kynslóð.

• Hugbúnaðurinn býr til _fyrrverandiample_design skrá ásamt IP, þar sem er nafnið á IP-tölunni þinni.
• The _fyrrverandiample_design skráin inniheldur make_qii_design.tcl forskriftirnar.
• .qsys files eru til innri notkunar við hönnun tdampeina kynslóðin. Þú getur ekki breytt files.

Að búa til Intel Quartus® Prime Design Example

Make_qii_design.tcl handritið býr til samþætta hönnun tdample ásamt Intel Quartus® Prime verkefni, tilbúið til samantektar. Til að búa til samþætta hönnun tdample, fylgdu þessum skrefum.

1. Eftir að hafa búið til IP ásamt hönnuninni tdample files, keyrðu eftirfarandi skriftu á skipanalínunni: quartus_sh -t make_qii_design.tcl.
2. Ef þú vilt tilgreina nákvæmlega tæki til að nota skaltu nota eftirfarandi skipun: quartus_sh -t make_qii_design.tcl .

Handritið býr til qii möppu sem inniheldur ed_synth.qpf verkefnið file. Þú getur opnað og sett þetta verkefni saman í Intel Quartus Prime hugbúnaðinum.

OKT Intel FPGA IP tilvísanir

OKT Intel FPGA IP færibreytustillingar

OKT IP færibreytur

Nafn	Gildi	Lýsing
Fjöldi OCT blokka	1 til 12	Tilgreinir fjölda OCT-blokka sem á að búa til. Sjálfgefið gildi er 1.
Notaðu afturábak-samhæf gáttarheiti	On Slökkt	Merktu við þetta til að nota eldri efstu nöfn sem eru samhæf við ALTOCT IP. Þessi færibreyta er sjálfgefið óvirk.
OKT háttur	Kveiktu á Notandi	Tilgreinir hvort OCT sé stjórnanlegt af notanda eða ekki. Sjálfgefið gildi er Power-up.
OKT blokk x kvörðunarhamur	Einhleypur Tvöfaldur POD	Tilgreinir kvörðunarham fyrir OCT. X samsvarar númeri OCT blokkarinnar. Sjálfgefið gildi er Einhleypur.

OKT Intel FPGA IP merki

Inntaksviðmótsmerki

Merkisheiti	Stefna	Lýsing
rzqin	Inntak	Inntakstenging frá RZQ púði til OCT blokk. RZQ púði er tengdur við ytri viðnám. OCT blokkin notar viðnám sem er tengt við rzqin tengið sem viðmiðun til að búa til kvörðunarkóðann. Þetta merki er fáanlegt fyrir virkjunar- og notendastillingar.
klukka	Inntak	Inntaksklukka fyrir notendaham OCT. Klukkan verður að vera 20 MHz eða minna.
endurstilla	Inntak	Inntak endurstilla merki. Endurstilling er samstillt.
kvörðunarbeiðni	Inntak	Inntaksvigur fyrir [NUMBER_OF_OCT:0]. Sérhver biti samsvarar OCT blokk. Þegar biti er stilltur á 1, kvarðast samsvarandi OCT, síðan er kóðaorðinu breytt í röð yfir í lúkningarlogic blokkina. Beiðninni þarf að halda í tvær klukkulotur. Vegna takmarkana á vélbúnaði, verður þú að bíða þar til calibration_shift_busy vektorinn er núll þar til önnur beiðni er gefin út; annars verður beiðni þín ekki afgreidd.
calibration_shift_busy	Framleiðsla	Úttaksvigur fyrir [NUMBER_OF_OCT:0] sem gefur til kynna hvaða OCT-reitur er að vinna að kvörðun og að færa lúkningarkóða yfir á lúkningarrökfræðiblokkina. Þegar biti er 1 gefur það til kynna að OCT-blokk sé að kvarða og færa kóðaorðið yfir í lúkningarrökfræðiblokkina.
kvörðun_upptekinn	Framleiðsla	Úttaksvigur fyrir [NUMBER_OF_OCT:0] sem gefur til kynna hvaða OCT blokk er að vinna að kvörðun. Þegar biti er 1 gefur það til kynna að OCT blokk sé að kvarða
okt_ _series_termination control[15:0]	Framleiðsla	16-bita úttaksmerki, með á bilinu 0 til 11. Þetta merki tengist raðlokunarstýringartengi á inn-/úttaksbuffi. Þessi höfn sendir raðlokunarkóðann sem kvarðar Rs.
okt_ _samhliða_lokunarstýring[15:0]	Framleiðsla	16-bita úttaksmerki, með á bilinu 0 til 11. Þetta merki tengist samhliða lúkningarstýringartengi á inn-/úttaksbuffi. Þessi höfn sendir samhliða lúkningarkóðann sem kvarðar Rt.

QSF verkefni

Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki hafa eftirfarandi lúkningartengdar Intel Quartus Prime stillingar file (.qsf) verkefni:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF verkefni

QSF verkefni	Upplýsingar
INPUT_TERMINATION OUTPUT_TERMINATION	Inntaks/úttakslokunarúthlutunin tilgreinir lúkningargildið í ohm á viðkomandi pinna. Example:
	set_instance_assignment -nafn INPUT_TERMINATION -til set_instance_assignment -nafn OUTPUT_TERMINATION -til
	Til að virkja röð/samhliða lúkningartengi skaltu láta þessi verkefni fylgja með, sem tilgreina röð og samhliða lúkningargildi fyrir pinnana. Gakktu úr skugga um að tengja röð lúkningarstýringar og samhliða lúkningastýringartengi frá OCT Intel FPGA IP við GPIO Intel FPGA IP. Example:
	set_instance_assignment -nafn INPUT_TERMINATION „PARALLEL OHM MEÐ KVARÐUN“ -til set_instance_assignment -nafn OUTPUT_TERMINATION „SERIES OHM MEÐ KVARÐUN“ -til
TERMINATION_CONTROL_BL LOKKUR	Beinir Fitter að gera rétta tengingu frá viðkomandi OCT blokk við tilgreinda pinna. Þetta verkefni er gagnlegt þegar I/O biðminni eru ekki beinlínis sýndar og þú þarft að tengja pinnana við sérstakan OCT blokk. Example:
	set_instance_assignment -nafn TERMINATION_CONTROL_BLOCK -til
RZQ_GROUP	Þetta verkefni er aðeins stutt í Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tækjum. Þetta verkefni býr til OCT IP án þess að breyta RTL. Fitterinn leitar að rzq pinnaheitinu á netlistanum. Ef pinninn er ekki til, býr Fitterinn til pinnaheitið ásamt OCT IP og samsvarandi tengingum þess. Þetta gerir þér kleift að búa til hóp pinna til að kvarða með núverandi eða ófyrirliggjandi OCT og Fitter tryggir lögmæti hönnunarinnar. Example:
	set_instance_assignment -nafn RZQ_GROUP -til

Uppsögn getur verið á inntaks- og úttaksbuffum og stundum samtímis. Það eru tvær aðferðir til að tengja pinnahópa við OCT blokk:

• Notaðu .qsf verkefni til að gefa til kynna hvaða pinna (rútu) tengist hvaða OCT kubb. Þú getur notað TERMINATION_CONTROL_BLOCK eða RZQ_GROUP úthlutunina. Fyrra úthlutunin tengir pinna við OCT sem er sýndur í RTL á meðan hið síðarnefnda tengir pinna við nýstofnað OCT án þess að breyta RTL.
• Staðfestu frumstæður I/O biðminni á efsta stigi og tengdu þær við viðeigandi OCT-blokkir.

Athugið: Allir I/O bankar með sama VCCIO geta deilt einum OCT blokk jafnvel þó að þessi tiltekni I/O banki hafi sinn OCT blokk. Þú getur tengt hvaða fjölda I/O pinna sem er sem styðja kvarðaða uppsögn við OCT blokk. Gakktu úr skugga um að þú tengir I/O með samhæfri uppsetningu við OCT blokk. Þú verður líka að tryggja að OCT-blokkin og samsvarandi I/Os hans hafi sömu VCCIO og rað- eða samhliða lúkningargildi. Með þessum stillingum setur Fitter I/Os og OCT blokkina í sama dálk. Intel Quartus Prime hugbúnaðurinn býr til viðvörunarskilaboð ef enginn pinna er tengdur við blokkina.

IP flutningsflæði fyrir Arria V, Cyclone V og Stratix V tæki

IP flutningsflæðið gerir þér kleift að flytja ALTOCT IP Arria V, Cyclone V og Stratix V tækja yfir í OCT Intel FPGA IP Intel Stratix 10, Intel Arria 10 eða Intel Cyclone 10 GX tækja. IP flutningsflæðið stillir OCT IP til að passa við stillingar ALTOCT IP, sem gerir þér kleift að endurskapa IP.

Athugið: Þessi IP styður aðeins IP flutningsflæði í einni OCT kvörðunarham. Ef þú ert að nota tvöfalda eða POD kvörðunarstillingu þarftu ekki að flytja IP.

Flutningur ALTOCT IP þinnar yfir í OCT Intel FPGA IP

Til að flytja ALTOCT IP þinn yfir í OCT IP skaltu fylgja þessum skrefum

1. Opnaðu ALTOCT IP þinn í IP vörulistanum.
2. Í Núverandi valin tæki fjölskyldu, veldu Stratix 10, Arria 10 eða Cyclone 10 GX.
3. Smelltu á Ljúka til að opna OCT IP í færibreyturitlinum. Færibreyturitlin stillir OCT IP stillingarnar svipaðar ALTOCT IP stillingunum.
4. Ef það eru einhverjar ósamhæfar stillingar á milli tveggja skaltu velja nýjar studdar stillingar.
5. Smelltu á Ljúka til að endurskapa IP.
6. Skiptu um ALTOCT IP staðfestingu þína í RTL fyrir OCT IP.

Athugið: OCT IP tenginöfnin passa hugsanlega ekki við ALTOCT IP tenginöfnin. Þess vegna er einfaldlega ekki nóg að breyta IP-nafninu í staðfestingu.

OKT Intel FPGA IP notendahandbók skjalasafn

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

IP kjarna útgáfa	Notendahandbók
17.1	Intel FPGA OCT IP Core notendahandbók

Endurskoðunarsaga skjala fyrir OCT Intel FPGA IP notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2019.07.03	19.2	19.1	Bætti við stuðningi fyrir Intel Stratix 10 tæki. Uppfærði eftirfarandi IP nöfn: „Intel FPGA OCT“ til „OCT Intel FPGA IP“  „Intel FPGA GPIO“ í „GPIO Intel FPGA IP“ Uppfærði s2pload merkið: Fjarlægði s2pload úr tiltækum notendamerkjum. Uppfærðar lýsingar varðandi hegðun s2pload merkja.

 

Dagsetning	Útgáfa	Breytingar
nóvember 2017	2017.11.06	Bætt við stuðningi fyrir Intel Cyclone 10 GX tæki. Endurnefnt Altera OCT IP kjarna í Intel FPGA OCT IP kjarna. Endurnefnt Qsys í Platform Designer. Uppfærður texti fyrir frekari endurflokkun Intel.
maí 2017	2017.05.08	Endurmerkt sem Intel.
desember 2015	2015.12.07	Breytti tilvikum „mega aðgerða“ í „IP kjarna“. Breytt tilvik af Quartus II til Quartus Prime. Ýmsar breytingar á innihaldi og tenglum til að bæta stíl og skýrleika.
ágúst, 2014	2014.08.18	Bætt við upplýsingum um OCT kvörðun í notendaham. Uppfærði IP kjarna merki og færibreytur: core_rzqin_export breytt í rzqin core_series_termination_control_export breytt í okt_ _series_termination control[15:0] core_parallel_termination_control_export breytt í okt_ _samhliða_termination_control[15:0]
nóvember 2013	2013.11.29	Upphafleg útgáfa.

auðkenni: 683708
Útgáfa: 2019.07.03

Skjöl / auðlindir

intel OCT FPGA IP [pdfNotendahandbók OKT FPGA IP, OKT, FPGA IP

Heimildir

• Notendahandbók