intel UG-20118 Ytri minnistengi Arria 10 FPGA IP Design Example

Hönnun Example Quick Start Guide fyrir ytri minnistengi Intel® Arria® 10 FPGA IP

Nýtt viðmót og sjálfvirkari hönnun tdample flow er fáanlegt fyrir Intel® Arria® 10 ytri minnisviðmót.
FyrrverandiampLe Designs flipinn í færibreyturitlinum gerir þér kleift að tilgreina sköpun myndun og uppgerð file sett sem þú getur notað til að staðfesta EMIF IP þinn.
Þú getur búið til fyrrverandiampLe hönnun sérstaklega fyrir Intel FPGA þróunarbúnað, eða fyrir hvaða EMIF IP sem þú býrð til.

Mynd 1. Almenn hönnun Example Workflows

Hönnun Example

Mynd 2. Búa til EMIF ExampLe Hönnun með Intel Arria 10 þróunarsetti

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða ábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en þeir panta vörur eða þjónustu.

• Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

Að búa til EMIF verkefni

Fyrir Intel Quartus® Prime hugbúnaðarútgáfu 17.1 og nýrri, verður þú að búa til Intel Quartus Prime verkefni áður en þú býrð til EMIF IP og hönnun ex.ample.

1. Ræstu Intel Quartus Prime hugbúnaðinn og veldu File ➤ Ný verkefnishjálp. Smelltu á Next.
2. Tilgreindu möppu og nafn fyrir verkefnið sem þú vilt búa til. Smelltu á Next.
3. Staðfestu að Empty Project sé valið. Smelltu á Next tvisvar.
4. Undir Nafnasíuna skaltu slá inn hlutanúmer tækisins.
5. Undir Tiltæk tæki velurðu viðeigandi tæki.
6. Smelltu á Ljúka.

Búa til og stilla EMIF IP

Eftirfarandi skref sýna hvernig á að búa til og stilla EMIF IP. Skrefin eru svipuð óháð minnissamskiptareglunum sem þú miðar á.

1. Í IP Catalog glugganum skaltu velja Intel Arria 10 External Memory Interfaces. (Ef IP Catalog glugginn er ekki sýnilegur skaltu velja View ➤ Windows tól ➤ IP vörulisti.)
2. Í IP Parameter Editor, gefðu upp einingarheiti fyrir EMIF IP (nafnið sem þú gefur upp hér verður file nafn fyrir IP) og tilgreindu möppu. Smelltu á Búa til.
3. Færu ritstjórinn hefur marga flipa þar sem þú verður að stilla færibreytur til að endurspegla EMIF útfærslu þína:

Leiðbeiningar um ritstjóra Intel Arria 10 EMIF færibreytu

Tafla 1. Leiðbeiningar um EMIF breytur ritstjóra

Fliparitritill	Leiðbeiningar
Almennt	Gakktu úr skugga um að eftirfarandi færibreytur séu rétt inn: • Hraðastig tækisins. • Tíðni minnisklukkunnar. • PLL viðmiðunarklukkutíðni.
Minni	• Skoðaðu gagnablaðið fyrir minnistækið til að slá inn færibreytur á Minni flipa. • Þú ættir líka að slá inn ákveðna staðsetningu fyrir ALERT# pinna. (Á aðeins við um DDR4 minnissamskiptareglur.)
Mem I/O	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á Mem I/O flipa. • Fyrir háþróaða hönnunarstaðfestingu ættir þú að framkvæma borðhermun til að fá bestu lúkningarstillingar.
FPGA I/O	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á FPGA I/O flipa. • Fyrir háþróaða hönnunarfullgildingu ættir þú að framkvæma borðhermun með tilheyrandi IBIS gerðum til að velja viðeigandi I/O staðla.
Mem Tímasetning	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á Mem Tímasetning flipa. • Fyrir háþróaða hönnunarstaðfestingu ættir þú að slá inn færibreytur í samræmi við gagnablað minnistækisins.
Stjórn	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á Stjórn flipa. • Fyrir háþróaða hönnunarstaðfestingu og nákvæma tímalokun, ættir þú að framkvæma töfluhermingu til að fá nákvæmar millitáknatruflanir (ISI)/crosstalk og upplýsingar um skekkju á borði og pakka og slá þær inn á Stjórn flipa.
Stjórnandi	Stilltu færibreytur stjórnandans í samræmi við viðeigandi stillingar og hegðun fyrir minnisstýringuna þína.
Greining	Þú getur notað breytur á Greining flipa til að aðstoða við að prófa og kemba minnisviðmótið þitt.
Example Designs	The Example Designs flipi gerir þér kleift að búa til hönnun tdamples fyrir myndun og til uppgerð. Mynduð hönnun tdample er fullkomið EMIF kerfi sem samanstendur af EMIF IP og ökumanni sem býr til handahófskennda umferð til að staðfesta minnisviðmótið.

Nánari upplýsingar um einstakar færibreytur er að finna í viðeigandi kafla fyrir minnissamskiptareglur þínar í Intel Arria 10 ytri minnistengi IP notendahandbókinni.

Að búa til tilbúna EMIF hönnun Example

Fyrir Intel Arria 10 þróunarsettin eru forstillingar sem stilla sjálfkrafa EMIF IP og búa til pinouts fyrir tiltekið borð.

1. Staðfestu að Forstillingarglugginn sé sýnilegur. Ef Forstillingarglugginn er ekki sýnilegur skaltu birta hann með því að velja View ➤ Forstillingar.
2. Í Forstillingar glugganum, veldu viðeigandi forstillingu þróunarsetts og smelltu á Apply.
3. Stilltu EMIF IP og smelltu á Búa til tdample Design í efra hægra horni gluggans.
4. Tilgreindu möppu fyrir EMIF hönnunina tdample og smelltu á OK. Vel heppnuð kynslóð EMIF hönnunarinnar tdample býr til eftirfarandi files undir Wii skrá.

Mynd 3. Mynduð tilbúin hönnun Example File Uppbygging

Athugið: Ef þú velur ekki Simulation eða Synthesis gátreitinn mun áfangaskráin innihalda hönnun pallahönnuðar files, sem eru ekki hægt að setja saman af Intel Quartus Prime hugbúnaðinum beint, en geta verið viewritstýrt eða breytt undir Platform Designer. Í þessum aðstæðum geturðu keyrt eftirfarandi skipanir til að búa til myndun og uppgerð file setur.

• Til að búa til samhæft verkefni verður þú að keyra quartus_sh -t make_qii_design.tcl forskriftina í áfangaskránni.
• Til að búa til hermiverkefni verður þú að keyra quartus_sh -t make_sim_design.tcl forskriftina í áfangaskránni.
• Velja borð fellilistann í þessum hluta notar viðeigandi þróunarsett pinnaúthlutun á fyrrverandiamphönnun.
• Þessi stilling er aðeins tiltæk þegar þú kveikir á Synthesis gátreitnum í Example Hönnun Files kafla.
• Þessi stilling verður að passa við notaða þróunarbúnaðinn sem er til staðar, annars birtast villuboð.
• Ef gildið Enginn birtist í valmyndinni Veldu borð gefur það til kynna að núverandi val á færibreytum passi ekki við neinar uppsetningar þróunarsetts. Þú getur notað þróunarsett-sértækan IP og tengdar færibreytustillingar með því að velja eina af forstillingunum úr forstillingarsafninu. Þegar þú notar forstillingu eru núverandi IP og aðrar færibreytustillingar stilltar til að passa við valið forstillingar. Ef þú vilt vista núverandi stillingar ættirðu að gera það áður en þú velur forstillingu. Ef þú velur forstillingu án þess að vista fyrri stillingar þínar geturðu alltaf vistað nýju forstilltu stillingarnar undir öðru nafni
• Ef þú vilt búa til fyrrverandiampLe hönnun til notkunar á þínu eigin borði, stilltu Select board á None, búðu til tdample design, og bættu síðan við takmörkunum fyrir pinnastaðsetningu.

Tengdar upplýsingar

• Synthesis ExampLe Design á síðu 17
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir DDR3
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir DDR4
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir QDR-IV
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir RLDRAM 3
• Intel Arria 10 EMIF IP færibreytulýsingar fyrir LPDDR3

Búa til EMIF Design Example fyrir Simulation

Fyrir Intel Arria 10 þróunarsettin eru forstillingar sem stilla sjálfkrafa EMIF IP og búa til pinouts fyrir tiltekið borð.

1. Staðfestu að Forstillingarglugginn sé sýnilegur. Ef Forstillingarglugginn er ekki sýnilegur skaltu birta hann með því að velja View ➤ Forstillingar.
2. Í Forstillingar glugganum, veldu viðeigandi forstillingu þróunarsetts og smelltu á Apply.
3. Stilltu EMIF IP og smelltu á Búa til tdample Design í efra hægra horni gluggans.
4. Tilgreindu möppu fyrir EMIF hönnunina tdample og smelltu á OK.

Vel heppnuð kynslóð EMIF hönnunarinnar tdample skapar marga file sett fyrir ýmsa studda herma, undir sim/ed_sim möppu.
Mynd 4. Mynduð uppgerð hönnun Example File Uppbygging

Athugið: Ef þú velur ekki Simulation eða Synthesis gátreitinn mun áfangaskráin innihalda hönnun pallahönnuðar files, sem eru ekki hægt að setja saman af Intel Quartus Prime hugbúnaðinum beint, en geta verið viewritstýrt eða breytt undir Platform Designer. Í þessum aðstæðum geturðu keyrt eftirfarandi skipanir til að búa til myndun og uppgerð file setur.

• Til að búa til samhæft verkefni verður þú að keyra quartus_sh -t make_qii_design.tcl forskriftina í áfangaskránni.
• Til að búa til hermiverkefni verður þú að keyra quartus_sh -t make_sim_design.tcl forskriftina í áfangaskránni.

Tengdar upplýsingar

• Uppgerð ExampLe Design á síðu 19
• Intel Arria 10 EMIF IP - Hermir eftir IP-minni

Uppgerð á móti vélbúnaðarútfærslu

Fyrir ytra minni tengi eftirlíkingu geturðu valið annað hvort sleppa kvörðun eða fullri kvörðun á Diagnostics flipanum meðan á IP-gerð stendur.
EMIF eftirlíkingarlíkön
Þessi tafla ber saman eiginleika sleppukvörðunar og fullkvörðunarlíkana.
Tafla 2. EMIF hermirlíkön: Slepptu kvörðun á móti fullri kvörðun

Slepptu kvörðun	Full kvörðun
Hermun á kerfisstigi með áherslu á notendarökfræði.	Uppgerð minnisviðmóts með áherslu á kvörðun.
Upplýsingar um kvörðun eru ekki teknar.	Tekur allar stages af kvörðun.
áfram…

Slepptu kvörðun	Full kvörðun
Hefur getu til að geyma og sækja gögn.	Inniheldur jöfnun, afskekkingu á bita osfrv.
Táknar nákvæma skilvirkni.
Telur ekki skekkju á borði.

RTL uppgerð á móti vélbúnaðarútfærslu
Þessi tafla dregur fram lykilmun á EMIF uppgerð og vélbúnaðarútfærslu.
Tafla 3. EMIF RTL uppgerð á móti vélbúnaðarútfærslu

RTL uppgerð	Innleiðing vélbúnaðar
Nios® frumstilling og kvörðunarkóði framkvæma samhliða.	Nios frumstilling og kvörðunarkóði keyra í röð.
Tengi fullyrða cal_done merki merki samtímis í uppgerð.	Aðgerðir íbúnaðar ákvarða röð kvörðunar og viðmót halda ekki fram cal_done samtímis.

Þú ættir að keyra RTL eftirlíkingar byggðar á umferðarmynstri fyrir forrit hönnunar þinnar. Athugaðu að RTL uppgerð er ekki fyrirmynd PCB rekja tafir sem geta valdið misræmi í leynd milli RTL uppgerð og vélbúnaðarútfærslu.

Hermir eftir ytra minni tengi IP með ModelSim

Þessi aðferð sýnir hvernig á að líkja eftir EMIF hönnun tdample.

1. Ræstu Mentor Graphics* ModelSim hugbúnaðinn og veldu File ➤ Breyta skrá. Farðu í sim/ed_sim/mentor möppuna í mynduðu hönnuninni tdample mappa.
2. Staðfestu að afritsglugginn birtist neðst á skjánum. Ef afritsglugginn er ekki sýnilegur skaltu birta hann með því að smella View ➤ Afrit.
3. Í Transcript glugganum skaltu keyra source msim_setup.tcl.
4. Eftir að uppspretta msim_setup.tcl lýkur keyrslu skaltu keyra ld_debug í Transcript glugganum.
5. Eftir að ld_debug lýkur að keyra skaltu ganga úr skugga um að Objects glugginn sé birtur. Ef Hluta glugginn er ekki sýnilegur skaltu birta hann með því að smella View ➤ Hlutir.
6. Í Objects glugganum skaltu velja merkin sem þú vilt líkja eftir með því að hægrismella og velja Add Wave.
7. Eftir að þú hefur lokið við að velja merkin fyrir uppgerð skaltu keyra run -all í Transcript glugganum. Uppgerðin stendur yfir þar til henni er lokið.
8. Ef uppgerð er ekki sýnileg, smelltu View ➤ Bylgja.

Tengdar upplýsingar

Intel Arria 10 EMIF IP - Hermir eftir IP-minni

Staðsetning pinna fyrir Intel Arria 10 EMIF IP

Þetta efni veitir leiðbeiningar um staðsetningu pinna.

Yfirview

Intel Arria 10 FPGA eru með eftirfarandi uppbyggingu:

• Hvert tæki inniheldur 2 I/O dálka.
• Hver I/O dálkur inniheldur allt að 8 I/O banka.
• Hver I/O banki inniheldur 4 brautir.
• Hver braut inniheldur 12 almenna I/O (GPIO) pinna.

Almennar leiðbeiningar um pinna

Eftirfarandi atriði veita almennar leiðbeiningar um pinna:

• Gakktu úr skugga um að pinnar fyrir tiltekið ytra minnisviðmót séu innan eins I/O dálks.
• Viðmót sem spanna marga banka verða að uppfylla eftirfarandi kröfur:
  • Bankarnir verða að liggja hver við annan. Fyrir upplýsingar um aðliggjandi banka, sjá Intel Arria 10 ytri minnistengi IP notendahandbók.
  • Heimilisfangið og stjórnabankinn verður að vera í miðbanka til að lágmarka töf. Ef minnisviðmótið notar jafnan fjölda banka getur heimilisfangið og stjórnunarbankinn verið í öðrum hvorum miðbankanna tveggja.
• Hægt er að nota ónotaða pinna sem almenna I/O pinna.
• Öll heimilisfang og skipun og tengdir pinnar verða að vera innan eins banka.
• Heimilisfang og skipunar- og gagnapinnar geta deilt banka við eftirfarandi skilyrði:
  • Heimilisfang og skipunar- og gagnapinnar geta ekki deilt I/O akrein.
  • Aðeins er hægt að nota ónotaða I/O akrein í vistfanga- og stjórnunarbankanum fyrir gagnapinna.

Tafla 4. Almennar pinnatakmarkanir

Merkjagerð	Þvingun
Gögn Strobe	Öll merki sem tilheyra DQ hópi verða að vera á sömu I/O akrein.
Gögn	Tengdir DQ pinnar verða að vera á sömu I/O akrein. DM/DBI pinna verður að para saman við DQ pinna fyrir rétta notkun. Fyrir samskiptareglur sem styðja ekki tvíátta gagnalínur, ætti að flokka lesmerki aðskilið frá skrifmerkjum.
Heimilisfang og stjórn	Heimilisfangs- og skipunarpinnar verða að vera á fyrirfram ákveðnum stöðum innan I/O banka.

Pinnaverkefni
Ef þú notaðir forstillingu þróunarsetts við IP-gerð, eru öll pinnaúthlutun fyrir þróunarbúnaðinn sjálfkrafa búin til og hægt er að staðfesta þær í .qsf file sem er búið til með hönnuninni tdample.

Tengdar upplýsingar

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP fyrir DDR4
• Intel Arria 10 EMIF IP fyrir QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP fyrir QDR-IV
• Intel Arria 10 EMIF IP fyrir RLDRAM 3
• Intel Arria 10 EMIF IP fyrir LPDDR3

Að setja saman og forrita Intel Arria 10 EMIF hönnun Example

Eftir að þú hefur gert nauðsynlegar pinnaúthlutun í .qsf file, þú getur sett saman hönnunina tdample í Intel Quartus Prime hugbúnaðinum.

1. Farðu í Intel Quartus Prime möppuna sem inniheldur hönnunina tdample skrá.
2. Opnaðu Intel Quartus Prime verkefnið file, (.qpf).
3. Til að hefja söfnun, smelltu á Vinnsla ➤ Byrjaðu söfnun. Árangursrík lokun á samantekt myndar .sof file, sem gerir hönnuninni kleift að keyra á vélbúnaði.
4. Til að forrita tækið þitt með samsettu hönnuninni skaltu opna forritarann ​​með því að smella á Verkfæri ➤ Forritari.
5. Í forritaranum, smelltu á Auto Detect til að greina studd tæki.
6. Veldu Intel Arria 10 tækið og veldu síðan Breyta File.
7. Farðu í myndaða ed_synth.sof file og veldu Opna.
8. Smelltu á Start til að byrja að forrita Intel Arria 10 tækið. Þegar tækið hefur verið forritað, ætti framvindustikan efst til hægri í glugganum að gefa til kynna 100% (Tekið).

Villuleit á Intel Arria 10 EMIF hönnun Example

EMIF Debug Toolkit er fáanlegt til að aðstoða við að kemba utanaðkomandi minnisviðmótshönnun. Verkfærakistan gerir þér kleift að birta les- og skrifa spássíur og búa til skýringarmyndir fyrir augu. Eftir að þú hefur forritað Intel Arria 10 þróunarbúnaðinn geturðu staðfest virkni þess með því að nota EMIF Debug Toolkit.

1. Til að ræsa EMIF kembiforritið, farðu í Verkfæri ➤ Kerfisvilluverkfæri ➤ Verkfæri fyrir ytra minnisviðmót.
2. Smelltu á Frumstilla tengingar.
3. Smelltu á Tengja verkefni við tæki. Gluggi birtist; ganga úr skugga um að rétt tæki sé valið og að rétt .sof file er valið.
4. Smelltu á Create Memory Interface Connection. Samþykkja sjálfgefnar stillingar með því að smella á OK.
5. Intel Arria 10 þróunarsettið er nú sett upp til að virka með EMIF Debug Toolkit og þú getur búið til einhverja af eftirfarandi skýrslum með því að tvísmella á samsvarandi valmöguleika:

• Endurræstu kvörðun. Framleiðir kvörðunarskýrslu sem dregur saman kvörðunarstöðuna fyrir hvern DQ/DQS hóp ásamt spássíum fyrir hvern DQ/DQS pinna.
• Framlegð ökumanns. Framleiðir skýrslu sem dregur saman lestur og skrif spássíur á I/O pinna. Þetta er frábrugðið kvörðunarmörkum vegna þess að ökumannsmörk er tekin við umferð notendahams frekar en við kvörðun
• Búðu til augnmynd. Býr til les- og skrifmyndamyndir fyrir hvern DQ pinna byggt á kvörðunargagnamynstri.
• Kvörðuðu uppsögn. Sópar mismunandi uppsagnargildum og greinir frá framlegð sem hvert uppsagnargildi gefur. Notaðu þennan eiginleika til að hjálpa til við að velja ákjósanlegasta lúkninguna fyrir minnisviðmótið.

Hönnun Example Lýsing fyrir ytri minnistengi Intel Arria 10 FPGA IP

Þegar þú stillir og býrð til EMIF IP þinn geturðu tilgreint að kerfið búi til möppur fyrir uppgerð og myndun file setur, og búa til file stillir sjálfkrafa. Ef þú velur Simulation eða Synthesis undir Example Hönnun Files á Example Designs flipann, skapar kerfið fullkomna uppgerð file sett eða algjör myndun file stilla, í samræmi við val þitt.

Synthesis Example Hönnun

Myndunin tdampLe design inniheldur helstu kubbana sem sýndir eru á myndinni hér að neðan.

• Umferðarrafall, sem er tilbúið Avalon®-MM tdampökumaður sem útfærir gervi-slembimynstur af lestri og skrifum á tiltekinn fjölda vistfönga. Umferðarframleiðandinn fylgist einnig með gögnunum sem lesin eru úr minninu til að tryggja að þau passi við skrifuð gögn og fullyrðir bilun að öðru leyti.
• Dæmi um minnisviðmótið, sem inniheldur:
  • Minni stjórnandi sem stillir á milli Avalon-MM viðmótsins og AFI viðmótsins.
  • PHY, sem þjónar sem tengi milli minnisstýringarinnar og ytri minnistækja til að framkvæma lestur og ritun.

Mynd 5. Synthesis Example Hönnun

Ef þú ert að nota Ping Pong PHY eiginleikann, er myndun tdampLe hönnun felur í sér tvo umferðargjafa sem gefa út skipanir á tvö sjálfstæð minnistæki í gegnum tvo sjálfstæða stýringar og sameiginlegan PHY, eins og sýnt er á eftirfarandi mynd.

Mynd 6. Synthesis Example Hönnun fyrir borðtennis PHY

Ef þú ert að nota RLDRAM 3, þá er umferðarframleiðandinn í nýmynduninni tdampLe design hefur bein samskipti við PHY með því að nota AFI, eins og sýnt er á eftirfarandi mynd.
Mynd 7. Synthesis Example Hönnun fyrir RLDRAM 3 tengi

Athugið: Ef ein eða fleiri af færibreytum PLL samnýtingarhams, DLL samnýtingarhams eða OCT samnýtingarhams eru stilltar á hvaða gildi sem er annað en No Sharing, er myndun td.ampLe design mun innihalda tvö umferðarrafall/minnisviðmótstilvik. Tvö umferðarframleiðandi/minnisviðmótstilvik eru aðeins tengd með sameiginlegum PLL/DLL/OCT tengingum eins og skilgreint er af færibreytustillingunum. Umferðarframleiðandinn/minnisviðmótstilvikin sýna hvernig þú getur gert slíkar tengingar í þinni eigin hönnun.

Athugið: Þriðja aðila myndun flæði eins og lýst er í Intel Quartus Prime Standard Edition notendahandbók: Þriðja aðila myndun er ekki stutt flæði fyrir EMIF IP.
Tengdar upplýsingar
Að búa til tilbúna EMIF hönnun Example á síðu 7

Uppgerð Example Hönnun

Uppgerðin tdampLe design inniheldur helstu blokkirnar sem sýndar eru á eftirfarandi mynd.

• Dæmi um myndun tdample hönnun. Eins og lýst er í fyrri kafla, myndun frvampLe design inniheldur umferðarrafall og tilvik af minnisviðmótinu. Þessar blokkir eru sjálfgefnar fyrir óhlutbundin hermilíkön þar sem við á fyrir hraða uppgerð.
• Minni líkan, sem virkar sem almennt líkan sem fylgir minnissamskiptareglunum. Minniframleiðendur útvega oft hermilíkön fyrir tiltekna minnishluta sína sem þú getur hlaðið niður frá þeirra websíður.
• Stöðuskoðari, sem fylgist með stöðumerkjum frá ytra minnisviðmóti IP og umferðarrafalanum, til að gefa til kynna almennt staðist eða bilunarástand.

Mynd 8. Hermun Example Hönnun

Ef þú ert að nota Ping Pong PHY eiginleikann, er uppgerðin tdampLe hönnun felur í sér tvo umferðargjafa sem gefa út skipanir á tvö sjálfstæð minnistæki í gegnum tvo sjálfstæða stýringar og sameiginlegan PHY, eins og sýnt er á eftirfarandi mynd.

Mynd 9. Hermun Example Hönnun fyrir borðtennis PHY

Ef þú ert að nota RLDRAM 3, er umferðarrafallinn í uppgerðinni tdampLe design hefur bein samskipti við PHY með því að nota AFI, eins og sýnt er á eftirfarandi mynd.

Mynd 10. Hermun Example Hönnun fyrir RLDRAM 3 tengi

Tengdar upplýsingar
Búa til EMIF Design Examples fyrir Simulation á síðu 10

Example Designs Interface Tab

Færibreyturitlin inniheldur Example Designs flipi sem gerir þér kleift að stilla og búa til fyrrverandi þinnample designs.l

Mynd 11. Dæmiample Hönnunarflipi í færibreyturitli ytri minnisviðmóta

Í boði Example Hönnunardeild
Velja hönnun fellilistann gerir þér kleift að velja tdample hönnun. Sem stendur er EMIF Example Design er eini í boði valkosturinn og er sjálfgefið valinn.

Endurskoðunarsaga skjala fyrir ytri minnistengi Intel Arria 10 FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	Breytingar
2021.03.29	21.1	• Í Example Design Quick Start kafla, fjarlægðar tilvísanir í NCSim* hermir.
2018.09.24	18.1	• Uppfærðar tölur í Að búa til tilbúna EMIF hönnun Example og Búa til EMIF Design Example fyrir Simulation efni.
2018.05.07	18.0	• Breytt skjalheiti frá Intel Arria 10 ytri minnistengi IP hönnun Example Notendahandbók til Ytri minnistengi Intel Arria 10 FPGA IP hönnun Example Notendahandbók. • Leiðrétta punkta í Yfirview kafla í Staðsetning pinna fyrir Intel Arria 10 EMIF IP umræðuefni.

Dagsetning	Útgáfa	Breytingar
nóvember 2017	2017.11.06	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.

• Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

Skjöl / auðlindir

intel UG-20118 Ytri minnistengi Arria 10 FPGA IP Design Example [pdfNotendahandbók UG-20118 Ytri minnistengi Arria 10 FPGA IP Hönnun Example, UG-20118, Ytri minnistengi Arria 10 FPGA IP Hönnun Ex.ample, Tengi Arria 10 FPGA IP Design Example, 10 FPGA IP Hönnun Example

Heimildir

• Notendahandbók