intel Villuskilaboð Register Unloader FPGA IP
Villuboð Register Unloader Intel® FPGA IP Core notendahandbók
The Error Message Register Unloader Intel® FPGA IP kjarna (altera_emr_unloader) les og geymir gögn úr hertu villugreiningarrásinni í studdum Intel FPGA tækjum. Þú getur notað Avalon® Streaming (Avalon-ST) rökfræðiviðmót villuboðaskráningar IP kjarnans til að lesa EMR tækisins.
Mynd 1. Villuskilaboð Skrá Unloader Block Skýringarmynd
Þegar vélbúnaður uppfærir EMR efnið les IP kjarninn (eða afhleður) og deserializes EMR innihaldið og leyfir annarri rökfræði (svo sem Intel FPGA Advanced SEU Detection IP kjarna, Intel FPGA Fault Injection IP kjarna eða notendalogic) EMR innihaldið samtímis.
Eiginleikar
- Sækir og geymir innihald villuskrárskilaboða fyrir Intel FPGA tæki
- Leyfir inndælingu á innihaldsgildi EMR skráar án þess að breyta CRAM bitum
- Avalon (-ST) tengi
- Auðveld uppsetning með breytu ritstjóra GUI
- Myndar VHDL eða Verilog HDL myndun files
Stuðningur við IP kjarna tæki
Eftirfarandi tæki styðja Error Message Register Unloader IP kjarna:
Tafla 1. Stuðningur við IP kjarna tæki
| Hönnun hugbúnaður | Stuðningur við IP kjarna tæki |
| Intel Quartus® Prime Pro Edition | Intel Arria® 10 og Intel Cyclone® 10 GX tæki |
| Intel Quartus Prime Standard Edition | Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV og Stratix V tæki |
Auðlindanýting og árangur
Intel Quartus Prime hugbúnaðurinn býr til eftirfarandi auðlindaáætlun fyrir Cyclone V (5CGXFC7C7F23C8) FPGA tækið. Niðurstöður fyrir önnur studd tæki eru svipaðar.
Tafla 2. Villuboð Skrá Unloader IP Core Device Resource utilization
| Tæki | ALM | Rökfræðiskrár | M20K | |
| Aðal | Secondary | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Virkni lýsing
Stuðnd Intel FPGA tæki eru með villuboðaskrá sem gefur til kynna að CRC villa hafi komið upp í stillingarvinnsluminni (CRAM). CRAM villur geta komið fram vegna staks atburðar í uppnámi (SEU). Þú getur notað Avalon-ST rökfræðiviðmót villuboðaskráningar IP kjarnans til að fá aðgang að FPGA tækinu EMR. Til dæmisampÞú getur notað villuskilaboðaskráningu IP kjarna með Intel FPGA bilanasprautun og Intel FPGA Advanced SEU Detection IP kjarna til að fá aðgang að EMR upplýsingum tækisins. The Error Message Register Unloader IP kjarna fylgist með EMR tækinu. Þegar vélbúnaður uppfærir EMR efnið les IP kjarninn (eða afhleður) og raðnúmerar EMR efnið. IP kjarninn gerir annarri rökfræði (eins og Intel FPGA Advanced SEU Detection IP kjarnanum, Intel FPGA Fault Injection IP kjarnanum eða notendarökfræði) kleift að fá aðgang að EMR efni samtímis. Eins og sýnt er í #unique_1/unique_1_Connect_42_image_fbb_3mm_gs á síðu 3, villuskilaboðaskráning afhleðslu IP kjarna sýnir CRC Villa Staðfestu IP kjarna fyrir sum tæki.
Athugið: Frekari upplýsingar um SEU stuðning fyrir FPGA tækið þitt er að finna í kafla SEU mildunar tækjahandbókarinnar.
Villuboðaskráning
Sum FPGA tæki (SEU) innihalda innbyggða villugreiningarrás til að greina flip í einhverjum af CRAM bitum tækisins vegna mjúkrar villu. Bitaúthlutun fyrir EMR tækið er mismunandi eftir tækjafjölskyldu. Fyrir upplýsingar um EMR bita fyrir FPGA tækjafjölskylduna þína, sjá SEU mótvægiskafla tækjahandbókarinnar.
Merki
Tafla 3. Villuboð Skrá Unloader Merki
| Merki | Breidd | Stefna | Lýsing |
| klukka | 1 | Inntak | Inntaksklukkumerki. |
| endurstilla | 1 | Inntak | Virkt-hár rökfræði endurstillingarmerki. |
| emr_read | 1 | Inntak | Valfrjálst. Þetta virka-háa merki byrjar að endurlesa núverandi EMR innihald. EMR efnið uppfærist þegar tækið finnur nýja villu. EMR inniheldur villuna þar til ný villa greinist, jafnvel þótt innri eða ytri skrúbbing leiðrétti villuna. |
| crcerror | 1 | Framleiðsla | Sýnir uppgötvun á CRC villu. Þetta merki samstillast við klukkutengið á IP kjarnanum fyrir villuskilaboðaskráningu. |
| crcerror_pin | 1 | Framleiðsla | Tengdu þetta merki við CRC_Error pinna. Þetta merki er samstillt við innri sveiflu tækisins. |
| crcerror_clk | 1 | Inntak | CRC Villa Staðfestu IP kjarna inntaksklukkumerki. |
| crcerror_reset | 1 | Inntak | CRC Villa Staðfestu IP kjarna virkt-hár rökfræði endurstillingarmerki. |
| emr[N-1:0] | 46, 67 eða 78 | Framleiðsla | Þetta gagnagátt inniheldur innihald villuboðaskrár tækisins, eins og það er skilgreint í kaflanum um SEU mótvægisaðgerðir tækjahandbókarinnar:
• Intel Arria 10 og Intel Cyclone 10 GX tæki eru með 78 bita EMR • Stratix V, Arria V og Cyclone V tæki eru með 67 bita EMR • Eldri tæki eru með 46 bita EMR EMR úttaksmerkin eru í samræmi við skilgreiningu Avalon-ST viðmótsins. N er 46, 67 eða 78. |
| emr_gildur | 1 | Framleiðsla | Virkur hátt þegar emr merkjainnihaldið er gilt. Þetta merki er í samræmi við skilgreiningu Avalon viðmótsins. |
| emr_villa | 1 | Framleiðsla | Þetta merki er virkt hátt þegar núverandi EMR úttaksflutningur hefur villu og ætti að hunsa hana. Venjulega gefur þetta merki til kynna að EMR inntaksklukkan sé of hæg. Þetta merki er í samræmi við skilgreiningu Avalon viðmótsins. |
| endoffullchip | 1 | Framleiðsla | Valfrjálst úttaksmerki sem gefur til kynna lok hverrar villugreiningarlotu með fullri flís fyrir allt tækið. Aðeins Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V og Cyclone V tæki. |
Tímasetning
IP kjarnann fyrir villuskilaboðaskráningu afhleðslutækis krefst tveggja klukkulota fyrir villuboðarásir tækisins, auk eftirfarandi viðbótar inntaksklukku fyrir villuskilaboðaskrá Unloader til að afferma EMR efni: N + 3 þar sem N er breidd emr merkja.
- 122 klukkulotur fyrir Intel Arria 10 og Intel Cyclone 10 GX tæki
- 70 klukkulotur fyrir Stratix V, Arria V og Cyclone V tæki
- 49 klukkulotur fyrir Stratix IV og Arria II GZ/GX tæki
IP tímasetningarhegðun (Intel Arria 10 og Intel Cyclone 10 GX tæki)
Eftirfarandi bylgjuform sýna villuboðaskráningu IP kjarna tímasetningarhegðunarinnar fyrir Intel Arria 10 og Intel Cyclone 10 GX tæki.
Mynd 2. emr_valid Merki fyrir villur sem hægt er að leiðrétta (0 < dálkabyggð tegund < 3'b111) Tímamynd
Mynd 3. emr_valid Merki fyrir villur sem hægt er að leiðrétta eftir aðeins ræsingu (dálkbundin tegund == 3'b0)
Athugið: Þegar það er fyrst hlaðið með bitastraumnum, keyrir FPGA ramma-undirstaða EDCRC einu sinni, reiknar dálka-undirstaða athugunarbitann og breytir honum í dálk-undirstaða EDCRC. Þessi tímasetningarmynd vísar til villunnar sem fannst við ramma-undirstaða EDCRC.
Mynd 4. emr_valid Merki fyrir óleiðréttanlegar villur
Mynd 5. emr_error Tímamynd
Tímasetning allra annarra tækja
Eftirfarandi bylgjuform sýna villuboðaskráningu IP kjarna tímasetningarhegðunarinnar fyrir Stratix V, Stratix IV, Arria V, Arria II GZ/GX og Cyclone V tæki.
Mynd 6. emr_read Tímamynd
Mynd 7. emr_valid tímarit
Mynd 8. Dæmiample EMR villur tímasetningarmynd
- Ef um er að ræða 2 SEU villur í röð, fullyrðir IP kjarninn emr_error fyrir glatað EMR efni.
- IP kjarninn fullyrðir emr_error ef hann skynjar fallbrún crcerror púls fyrir næstu villu, áður en IP kjarninn hleður fyrra efni EMR notendauppfærsluskránnar inn í notendavaktaskrána.
- Hækkandi brún crcerror deasserts emr_error.
- emr_error er mikilvægt kerfisástand og getur gefið til kynna að inntaksklukka villuboðaskrár afhleðslutækis sé of hæg.
Parameter Stillingar
Tafla 4. Villuskilaboð Skrá Unloader Parameters
| Parameter | Gildi | Sjálfgefið | Lýsing |
| CRC villuskoðun klukku deilir | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Gefur til kynna klukkudeilisgildi villugreiningar sem á að gilda um innri sveiflu. Skipta klukkan knýr innri CRC aðgerðina. Þessi stilling verður að passa við ERROR_CHECK_FREQUENCY_DIVISOR
Intel Quartus Prime stillingar File (.qsf) stilling, annars gefur hugbúnaðurinn viðvörun. Stratix IV og Arria II tæki styðja ekki gildið 1. |
| Virkjaðu Virtual JTAG CRC villuinnspýting | Kveikt, slökkt | Slökkt | Gerir kerfisuppsprettum og rannsaka (ISSP) virkni kleift að sprauta inn efni EMR skrárinnar í gegnum JTAG viðmót án þess að breyta CRAM gildi. Notaðu þetta viðmót til að bilanaleita notendarökfræði sem er tengd við kjarnann. |
| Inntaksklukka tíðni | Hvaða | 50 MHz | Tilgreinir tíðni villuskilaboðaskráningar IP kjarnainntaksklukkunnar fyrir Unloader. Þessi valkostur á við þegar Inntaksklukka er knúin frá Innri Oscillator færibreytan er slökkt. |
| Inntaksklukka er knúin frá Innri Oscillator | Kveikt, slökkt | Slökkt | Gefur til kynna að innri oscillator veitir kjarnainntaksklukkuna. Virkjaðu þessa færibreytu ef innri oscillator knýr kjarnainntaksklukku notendahönnunarinnar.
Athugið: Tíðni innri oscillatorsins hefur ekki áhrif á CRC villuskoðunarklukkudeildina. |
| CRC Villa Staðfestu inntaksklukkutíðni | 10 – 50 MHz | 50 MHz | Tilgreinir CRC Villa Staðfestu IP kjarna (ALTERA_CRCERROR_VERIFY) inntaksklukkutíðni.
Aðeins Stratix IV og Arria II tæki. |
| Lokið á fullri flís villugreiningarlotu | Kveikt, slökkt | Slökkt | Valfrjálst. Kveiktu á til að fullyrða þetta merki í lok hverrar fullrar flísvillugreiningarlotu.
Aðeins Stratix V, Intel Arria 10, Arria V, Cyclone V og Intel Cyclone 10 GX tæki. |
Uppsetning og leyfisveiting Intel FPGA IP kjarna
Intel Quartus Prime hugbúnaðaruppsetningin inniheldur Intel FPGA IP bókasafnið. Þetta bókasafn býður upp á marga gagnlega IP-kjarna fyrir framleiðslunotkun þína án þess að þurfa viðbótarleyfi. Sumir Intel FPGA IP kjarna þurfa að kaupa sérstakt leyfi fyrir framleiðslunotkun. Intel FPGA IP Evaluation Mode gerir þér kleift að meta þessa leyfisbundnu Intel FPGA IP kjarna í hermi og vélbúnaði, áður en þú ákveður að kaupa fullt framleiðslu IP kjarna leyfi. Þú þarft aðeins að kaupa fullt framleiðsluleyfi fyrir leyfisskylda Intel IP kjarna eftir að þú hefur lokið vélbúnaðarprófunum og ert tilbúinn til að nota IP í framleiðslu. Intel Quartus Prime hugbúnaðurinn setur sjálfgefið upp IP kjarna á eftirfarandi stöðum:
Mynd 9. IP Core Uppsetningarleið
Tafla 5. IP Core Uppsetningarstaðsetningar
| Staðsetning | Hugbúnaður | Pallur |
| :\intelFPGA_pro\quartus\ip\altera | Intel Quartus Prime Pro Edition | Windows * |
| :\intelFPGA\quartus\ip\altera | Intel Quartus Prime Standard Edition | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Intel Quartus Prime Pro Edition | Linux * |
| :/intelFPGA/quartus/ip/altera | Intel Quartus Prime Standard Edition | Linux |
Sérsníða og búa til IP kjarna
Þú getur sérsniðið IP kjarna til að styðja við fjölbreytt úrval af forritum. Intel Quartus Prime IP vörulista og færibreyturitillinn gerir þér kleift að velja og stilla IP kjarna tengi, eiginleika og úttak á fljótlegan hátt files.
IP vörulista og færibreytur ritstjóri
IP vörulistinn sýnir IP kjarna sem eru tiltækir fyrir verkefnið þitt, þar á meðal Intel FPGA IP og annað IP sem þú bætir við IP vörulista leitarslóðina. Notaðu eftirfarandi eiginleika IP vörulistans til að finna og sérsníða IP kjarna:
- Sía IP vörulista til að sýna IP fyrir virka tækjafjölskyldu eða Sýna IP fyrir allar tækjafjölskyldur. Ef ekkert verkefni er opið skaltu velja Tækjafjölskylduna í IP Catalog.
- Sláðu inn í leitarreitinn til að finna allt eða hluta IP kjarnanafns í IP vörulista.
- Hægrismelltu á IP kjarnanafn í IP Catalog til að birta upplýsingar um studd tæki, til að opna uppsetningarmöppu IP kjarna og til að fá tengla á IP skjöl.
- Smelltu Leitaðu að IP-tala samstarfsaðila til að fá aðgang að IP-tölum samstarfsaðila á web.
Færibreyturitillinn biður þig um að tilgreina IP-afbrigðisheiti, valfrjáls tengi og úttak file kynslóðarvalkostir. Færibreytu ritstjórinn býr til Intel Quartus Prime IP á efstu stigi file (.ip) fyrir IP afbrigði í Intel Quartus Prime Pro Edition verkefnum. Færibreytu ritstjórinn býr til Quartus IP á efstu stigi file (.qip) fyrir IP afbrigði í Intel Quartus Prime Standard Edition verkefnum. Þessar files tákna IP-afbrigðið í verkefninu og geyma upplýsingar um breytu.
Mynd 10. IP Parameter Editor (Intel Quartus Prime Pro Edition)
Mynd 11. IP Parameter Editor (Intel Quartus Prime Standard Edition)
Færibreytu ritstjórinn
Færu ritstjórinn hjálpar þér að stilla IP kjarna tengi, færibreytur og úttak file kynslóðarvalkostir. Grunnstýringar breytu ritstjórans innihalda eftirfarandi:
- Notaðu Forstillingar gluggann til að nota forstillt færibreytugildi fyrir tiltekin forrit (fyrir valda kjarna).
- Notaðu Upplýsingar gluggann til að view port og færibreytur lýsingar, og smelltu á tengla á skjöl.
- Smelltu á Búa til ➤ Búa til prófunarbekkkerfi til að búa til prófunarbekkkerfi (fyrir valda kjarna).
- Smelltu á Búa til ➤ Búa til tdample Hönnun til að búa til fyrrverandiample hönnun (fyrir valda kjarna).
- Smelltu á Staðfesta kerfisheilleika til að sannreyna almenna íhluti kerfis gegn fylgifiski files. (aðeins pallhönnuðarkerfi)
- Smelltu á Samstilla allar kerfisupplýsingar til að sannreyna almenna íhluti kerfis gegn fylgifiski files. (aðeins pallhönnuðarkerfi)
IP vörulistinn er einnig fáanlegur í Platform Designer (View ➤ IP vörulisti). IP vörulisti pallahönnuðar inniheldur einstaka kerfistengingar, myndbands- og myndvinnslu og önnur IP-kerfi á kerfisstigi sem eru ekki fáanleg í Intel Quartus Prime IP vörulistanum. Vísað til að búa til kerfi með vettvangshönnuði eða Búa til kerfi með vettvangshönnuður (Staðlað) fyrir upplýsingar um notkun IP í vettvangshönnuður (Staðlað) og vettvangshönnuður, í sömu röð.
Tengdar upplýsingar
- Að búa til kerfi með pallahönnuði
- Að búa til kerfi með vettvangshönnuði (Staðlað) (Staðlað)
Tilgreina IP kjarna færibreytur og valkosti
Fylgdu þessum skrefum til að tilgreina IP kjarnabreytur og valkosti.
- Í Platform Designer IP Catalog (Tools ➤ IP Catalog), finndu og tvísmelltu á heiti IP kjarnans til að sérsníða. Færibreytirtillinn birtist.
- Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Þetta nafn auðkennir IP kjarnaafbrigðið files í verkefninu þínu. Ef beðið er um það skaltu einnig tilgreina FPGA tækjafjölskylduna og úttakið file HDL val. Smelltu á OK.
- Tilgreindu færibreytur og valkosti fyrir IP-afbrigðið þitt:
- Veldu valfrjálst forstillt færibreytugildi. Forstillingar tilgreina öll upphafsfæribreytugildi fyrir tiltekin forrit (þar sem þau eru til staðar).
- Tilgreindu færibreytur sem skilgreina IP kjarnavirkni, tengistillingar og tækjasértæka eiginleika.
- Tilgreindu valkosti fyrir gerð tímasetningarnetlista, uppgerðarlíkans, prófunarbekks eða tdample hönnun (þar sem við á).
- Tilgreindu valkosti til að vinna úr IP kjarna files í öðrum EDA verkfærum.
- Smelltu á Ljúka til að búa til myndun og annað valfrjálst filesamsvarar IP-afbrigðum þínum. Færibreytirtillinn býr til efstu .qsys IP-afbrigðið file og HDL files fyrir myndun og uppgerð. Sumir IP kjarna búa líka samtímis til prufubekk eða fyrrverandiample hönnun fyrir vélbúnaðarprófanir.
- Til að búa til hermiprófunarbekk, smelltu á Búa til ➤ Búa til prófunarbekkkerfi. Generate Testbench System er ekki fáanlegt fyrir suma IP kjarna sem bjóða ekki upp á hermiprófunarbekk.
- Til að búa til hágæða HDL tdample fyrir staðfestingu á vélbúnaði, smelltu á Búa til ➤ HDL Example. Búa til ➤ HDL Example er ekki í boði fyrir suma IP kjarna.
IP afbrigði á efsta stigi er bætt við núverandi Intel Quartus Prime verkefni. Smelltu á Verkefni ➤ Bæta við/fjarlægja Files í Project til að bæta handvirkt við .qsys (Intel Quartus Prime Standard Edition) eða .ip (Intel Quartus Prime Pro Edition) file til verkefnis. Gerðu viðeigandi pinnaúthlutun til að tengja tengi.
Core Generation Output (Intel Quartus Prime Pro Edition)
Intel Quartus Prime hugbúnaðurinn býr til eftirfarandi úttak file uppbygging fyrir einstaka IP kjarna sem eru ekki hluti af Platform Designer kerfi.
Mynd 12. Einstök IP kjarnaframleiðsla (Intel Quartus Prime Pro Edition)
Tafla 6. Framleiðsla Files af Intel FPGA IP Generation
| File Nafn | Lýsing |
| <þín_ip>.ip | IP afbrigði á efstu stigi file sem inniheldur færibreytu á IP kjarna í verkefninu þínu. Ef IP-afbrigðið er hluti af Platform Designer-kerfi, myndar færibreyturitillinn einnig .qsys file. |
| <þín_ip>.cmp | Yfirlýsing VHDL íhluta (.cmp) file er texti file sem inniheldur staðbundnar almennar og gáttarskilgreiningar sem þú notar í VHDL hönnun files. |
| <þín_ip>_kynslóð.rpt | IP eða Platform Designer kynslóð log file. Sýnir yfirlit yfir skilaboðin meðan á IP-gerð stendur. |
| áfram… | |
| File Nafn | Lýsing |
| <þín_ip>.qgsimc (aðeins pallhönnuðarkerfi) | Uppgerð skyndiminni file sem ber saman .qsys og .ip files með núverandi breytustillingu Platform Designer kerfisins og IP kjarna. Þessi samanburður ákvarðar hvort Platform Designer getur sleppt endurnýjun HDL. |
| <þín_ip>.qgsynth (aðeins pallhönnuðarkerfi) | Synthesis skyndiminni file sem ber saman .qsys og .ip files með núverandi breytustillingu Platform Designer kerfisins og IP kjarna. Þessi samanburður ákvarðar hvort Platform Designer getur sleppt endurnýjun HDL. |
| <þín_ip>.qip | Inniheldur allar upplýsingar til að samþætta og setja saman IP íhlutinn. |
| <þín_ip>.csv | Inniheldur upplýsingar um uppfærslustöðu IP-hlutans. |
| .bsf | Táknmynd af IP-afbrigðinu til notkunar í blokkarmynd Files (.bdf). |
| <þín_ip>.spd | Inntak file sem ip-make-simscript þarf til að búa til hermiforskriftir. .spd file inniheldur lista yfir files sem þú býrð til fyrir uppgerð, ásamt upplýsingum um minningar sem þú frumstillir. |
| <þín_ip>.ppf | The Pin Planner File (.ppf) geymir tengi- og hnútúthlutun fyrir IP íhluti sem þú býrð til til notkunar með Pin Planner. |
| <þín_ip_bb.v | Notaðu Verilog svarta kassann (_bb.v) file sem tóm einingayfirlýsing til notkunar sem svartur kassi. |
| <þín_ip>_inst.v eða _inst.vhd | HDL tdampsniðmát fyrir staðfestingu. Afritaðu og límdu innihald þessa file inn í HDL þinn file til að sýna IP-afbrigðið. |
| <þín_ip>.regmap | Ef IP inniheldur skráarupplýsingar myndar Intel Quartus Prime hugbúnaðurinn .regmap file. .regmapið file lýsir skrákortaupplýsingum um skipstjóra- og þrælaviðmót. Þetta file viðbót
.sopcinfo file með því að veita ítarlegri skráarupplýsingar um kerfið. Þetta file gerir skráningarskjá kleift views og sérhannaðar tölfræði notenda í System Console. |
| <þín_ip>.svd | Leyfir HPS System Debug verkfærum að view skrákortin yfir jaðartæki sem tengjast HPS innan Platform Designer kerfis.
Meðan á myndun stendur geymir Intel Quartus Prime hugbúnaðurinn .svd files fyrir þrælaviðmót sem er sýnilegt fyrir kerfisstjórnborðsstjórana í .sof file í villuleitarlotunni. System Console les þennan hluta, sem pallahönnuður biður um að fá upplýsingar um skrákort. Fyrir kerfisþræla, hefur pallahönnuður aðgang að skránum með nafni. |
| <þín_ip>.vþín_ip>.vhd | HDL files sem sýna hverja undireiningu eða barn IP kjarna fyrir myndun eða uppgerð. |
| leiðbeinandi/ | Inniheldur msim_setup.tcl skriftu til að setja upp og keyra uppgerð. |
| aldec/ | Inniheldur skriftu rivierapro_setup.tcl til að setja upp og keyra uppgerð. |
| /synopsys/vcs
/synopsys/vcsmx |
Inniheldur skeljaskriftu vcs_setup.sh til að setja upp og keyra uppgerð.
Inniheldur skeljaskriftu vcsmx_setup.sh og synopsys_sim.setup file að setja upp og keyra uppgerð. |
| /kadence | Inniheldur skeljaskriftu ncsim_setup.sh og aðra uppsetningu files að setja upp og keyra uppgerð. |
| /xcelium | Inniheldur Parallel hermir skeljaskriftu xcelium_setup.sh og aðra uppsetningu files að setja upp og keyra uppgerð. |
| /undireiningar | Inniheldur HDL files fyrir IP kjarna undireininguna. |
| <IP undireining>/ | Platform Designer býr til /synth og /sim undirskrár fyrir hverja IP undireiningaskrá sem Platform Designer býr til. |
Tilgreina IP-kjarnafæribreytur og valkosti (eldri færibreyturitlar)
Sumir IP-kjarnar nota eldri útgáfu af færibreyturitlinum til að stilla upp og búa til. Notaðu eftirfarandi skref til að stilla og búa til IP-afbrigði með því að nota eldri breyturitil.
Athugið: Eldri færibreyturitillinn býr til annað úttak file uppbyggingu en nýjasta færibreyturitlinum. Skoðaðu Tilgreina IP kjarnafæribreytur og valkosti fyrir uppsetningu á IP kjarna sem nota nýjasta færibreyturitilinn
Mynd 13. Eldri færibreyturitlar
- Í IP Catalog (Tools ➤ IP Catalog), finndu og tvísmelltu á heiti IP kjarnans til að sérsníða. Færibreytirtillinn birtist.
- Tilgreindu nafn á efstu stigi og úttak HDL file tegund fyrir IP-afbrigðið þitt. Þetta nafn auðkennir IP kjarnaafbrigðið files í verkefninu þínu. Smelltu á OK.
- Tilgreindu færibreytur og valkosti fyrir IP-afbrigðið þitt í færibreyturitlinum. Skoðaðu IP kjarna notendahandbókina þína til að fá upplýsingar um sérstakar IP kjarna færibreytur.
- Smelltu á Ljúka eða Búa til (fer eftir útgáfu breytu ritilsins). Færibreytu ritstjórinn býr til files fyrir IP-afbrigðið þitt í samræmi við forskriftir þínar. Smelltu á Hætta ef beðið er um það þegar kynslóð er lokið. Færibreyturitlin bætir við .qip efstu stigi file yfir í núverandi verkefni sjálfkrafa.
Athugið: Til að bæta handvirkt IP-tilbrigði sem er búið til með eldri breyturitli við verkefni, smelltu á Verkefni ➤ Bæta við/fjarlægja Files í Project og bættu við IP afbrigðinu .qip file.
IP Core Generation Output (Intel Quartus Prime Standard Edition)
Intel Quartus Prime Standard Edition hugbúnaðurinn býr til einn af eftirfarandi framleiðsla file mannvirki fyrir einstaka IP kjarna sem nota einn af eldri breyturitlum.
Mynd 14. IP kjarna myndaður Files (Eldri færibreyturitlar)
Mynduð IP File Framleiðsla A
Mynduð IP File Úttak B
Mynduð IP File Úttak C
Mynduð IP File Úttak D
Athugasemdir:
- Ef það er stutt og virkt fyrir IP-afbrigðið þitt
- Ef hagnýt hermilíkön eru búin til
- Hunsa þessa möppu
Endurskoðunarferill skjala fyrir villuskilaboðaskrá Unloader Intel FPGA IP IP Core User Guide
| Skjalaútgáfa | Intel Quartus Prime útgáfa | Breytingar |
| 2018.05.23 | 18.0 | • Endurnefna IP frá Intel FPGA villuskilaboð Register Unloader IP kjarna
til Villuboð Register Unloader Intel FPGA IP kjarna. • Uppfærðar tölur emr_valid merki fyrir villur sem hægt er að leiðrétta eftir aðeins ræsingu (dálktengd tegund == 3'b0) og emr_valid Merki fyrir óleiðréttanlegar villur. |
| Dagsetning | Útgáfa | Breytingar |
| desember 2017 | 2017.12.18 | • Endurnefna skjalið sem Intel FPGA villuboð Register Unloader IP Core User Guide.
• Uppfærði „IP Core Device Support“ töfluna. • Uppfært fyrir nýjustu vörumerkjastaðla. • Gerði ritstjórnaruppfærslur í öllu skjalinu. |
| júlí 2017 | 2017.07.15 | • Bætt við Intel Cyclone 10 GX tækjastuðning.
• Breytt V-gerð í dálka-Based Type í IP tímasetningarmyndum. • Gefið sérstakar leiðbeiningar um breytustillingu fyrir Intel Quartus Prime Pro Edition og Intel Quartus Prime Standard Edition. • Uppfært fyrir nýjustu vörumerkjastaðla. |
| maí 2016 | 2016.05.02 | • Fjarlægt eiginleikamerki um Verilog HDL RTL stuðning.
• Breyttar Quartus II tilvísanir í Quartus Prime. |
| júní 2015 | 2015.06.12 | Uppfærðar Arria 10 stuðningsupplýsingar. |
| desember 2014 | 2014.12.15 | Upphafleg útgáfa. |
Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
Skjöl / auðlindir
 |
intel villuskilaboð Register Unloader FPGA IP Core [pdfNotendahandbók Villuboðaskráning afhleðslutæki FPGA IP kjarna, villa, skilaboðaskrá afhleðslutæki FPGA IP kjarna, skrá afhleðslutæki FPGA IP kjarna, afhleðslutæki FPGA IP kjarna |
