intel FPGA heiltala reiknitölur IP kjarna notendahandbók

Innihald fela sig

1 FPGA heiltölu reikni IP kjarna

2 Skjöl / auðlindir

2.1 Heimildir

3 Tengdar færslur

FPGA heiltölu reikni IP kjarna

View Fullscreen

Notendahandbók fyrir Intel FPGA heiltölureikninga IP kjarna
Uppfært fyrir Intel® Quartus® Prime Design Suite: 20.3

Netútgáfa Sendu athugasemdir

UG-01063

ID: 683490 Útgáfa: 2020.10.05

Innihald
Innihald
1. Intel FPGA heiltölu reikni IP kjarna……………………………………………………………………….. 5
2. LPM_COUNTER (teljari) IP kjarna……………………………………………………………………………….. 7 2.1. Eiginleikar………………………………………………………………………………………………………………7 2.2. Verilog HDL frumgerð……………………………………………………………………………………….. 8 2.3. Yfirlýsing VHDL íhluta………………………………………………………………………….8 2.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………… 9 2.5. Hafnir………………………………………………………………………………………………………………………..9 2.6. Færibreytur……………………………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core……………………………………………………………………….. 12 3.1. Eiginleikar………………………………………………………………………………………………………. 12 3.2. Verilog HDL frumgerð……………………………………………………………………………………… 12 3.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 13 3.5. Hafnir……………………………………………………………………………………………………………… 13 3.6. Færibreytur……………………………………………………………………………………………………………… 14
4. LPM_MULT (Margfaldari) IP kjarna………………………………………………………………………………………. 16 4.1. Eiginleikar………………………………………………………………………………………………………. 16 4.2. Verilog HDL frumgerð……………………………………………………………………………… 17 4.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 17 4.5. Merki………………………………………………………………………………………………………… 18 4.6. Færibreytur fyrir Stratix V, Arria V, Cyclone V og Intel Cyclone 10 LP tæki…………… 18 4.6.1. Almennt flipi…………………………………………………………………………………………18 4.6.2. Almennt 2 Flipi……………………………………………………………………………………… 19 4.6.3. Leiðsluflipi……………………………………………………………………………………… 19 4.7. Færibreytur fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki……….. 20 4.7.1. Almennt flipi…………………………………………………………………………………………20 4.7.2. Almennt 2 Flipi……………………………………………………………………………………… 20 4.7.3. Leiðslulagnir………………………………………………………………………………………………………21
5. LPM_ADD_SUB (viðbætir/frádráttur)………………………………………………………………………… 22 5.1. Eiginleikar………………………………………………………………………………………………………. 22 5.2. Verilog HDL frumgerð……………………………………………………………………………… 23 5.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 23 5.5. Hafnir……………………………………………………………………………………………………………… 23 5.6. Færibreytur……………………………………………………………………………………………………………… 24
6. LPM_COMPARE (samanburður)………………………………………………………………………………… 26 6.1. Eiginleikar………………………………………………………………………………………………………. 26 6.2. Verilog HDL frumgerð……………………………………………………………………………… 27 6.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 27 6.5. Hafnir……………………………………………………………………………………………………………… 27 6.6. Færibreytur……………………………………………………………………………………………………………… 28

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 2

Sendu athugasemdir

Innihald

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna………………………………………… 30
7.1. ALTECC kóðara eiginleikar…………………………………………………………………………………..31 7.2. Verilog HDL frumgerð (ALTECC_ENCODER)…………………………………………………………. 32 7.3. Verilog HDL frumgerð (ALTECC_DECODER)…………………………………………………………. 32 7.4. VHDL íhlutayfirlýsing (ALTECC_ENCODER)…………………………………………………33 7.5. VHDL íhlutayfirlýsing (ALTECC_DECODER)…………………………………………………33 7.6. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 33 7.7. Kóðarahöfn……………………………………………………………………………………………… 33 7.8. Afkóðartengi………………………………………………………………………………………………………34 7.9. Kóðunarfæribreytur……………………………………………………………………………………… 34 7.10. Afkóðarfæribreytur ……………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core…………………………………………………………………………………. 36
8.1. Eiginleikar………………………………………………………………………………………………………. 37 8.1.1. Forbættari……………………………………………………………………………………………….. 38 8.1.2. Systolic Delay Register……………………………………………………………………….. 40 8.1.3. Forhleðsla stöðug……………………………………………………………………………… 43 8.1.4. Tvöfaldur rafgeymir……………………………………………………………………………… 43
8.2. Verilog HDL frumgerð……………………………………………………………………………… 44 8.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………. 44 8.5. Merki………………………………………………………………………………………………………… 44 8.6. Færibreytur……………………………………………………………………………………………………………… 47
8.6.1. Almennt flipi…………………………………………………………………………………………47 8.6.2. Aukastillingarflipi………………………………………………………………………………….. 47 8.6.3. Margfaldararflipi……………………………………………………………………………………….. 49 8.6.4. Forritarflipi………………………………………………………………………………………. 51 8.6.5. Uppsöfnunarflipi………………………………………………………………………………….. 53 8.6.6. Systolic/Chainout flipi………………………………………………………………………………. 55 8.6.7. Leiðsluflipi……………………………………………………………………………………… 56
9. ALTMEMMULT (Minnisbundinn stöðugur stuðull margfaldari) IP kjarna………………………… 57
9.1. Eiginleikar………………………………………………………………………………………………………. 57 9.2. Verilog HDL frumgerð……………………………………………………………………………… 58 9.3. Yfirlýsing VHDL íhluta………………………………………………………………………….. 58 9.4. Hafnir……………………………………………………………………………………………………………… 59 9.5. Færibreytur……………………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Margfalda-söfnun) IP kjarna……………………………………………………… 61
10.1. Eiginleikar……………………………………………………………………………………………………………….. 62 10.2. Verilog HDL frumgerð………………………………………………………………………………………………..62 10.3. Yfirlýsing VHDL íhluta………………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………63 10.5. Hafnir………………………………………………………………………………………………………. 63 10.6. Færibreytur………………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP kjarna…………………………………………………………………..69
11.1. Eiginleikar……………………………………………………………………………………………………………….. 71 11.2. Verilog HDL frumgerð………………………………………………………………………………………………..72 11.3. Yfirlýsing VHDL íhluta………………………………………………………………………… 72 11.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………72

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 3

Innihald
11.5. Hafnir………………………………………………………………………………………………………. 72 11.6. Færibreytur………………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Flókinn margfaldari) IP kjarna……………………………………………………… 86 12.1. Flókin margföldun………………………………………………………………………………………………. 86 12.2. Canonical framsetning………………………………………………………………………………… 87 12.3. Hefðbundin fulltrúi…………………………………………………………………………………. 87 12.4. Eiginleikar……………………………………………………………………………………………………………….. 88 12.5. Verilog HDL frumgerð………………………………………………………………………………………..88 12.6. Yfirlýsing VHDL íhluta………………………………………………………………………… 89 12.7. Yfirlýsing VHDL LIBRARY_USE…………………………………………………………………………89 12.8. Merki………………………………………………………………………………………………………. 89 12.9. Færibreytur………………………………………………………………………………………………………. 90
13. ALTSQRT (heiltölu kvaðratrót) IP kjarna…………………………………………………………………………92 13.1. Eiginleikar……………………………………………………………………………………………………………….. 92 13.2. Verilog HDL frumgerð………………………………………………………………………………………………..92 13.3. Yfirlýsing VHDL íhluta………………………………………………………………………… 93 13.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………93 13.5. Hafnir………………………………………………………………………………………………………. 93 13.6. Færibreytur………………………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP kjarna………………………………………………………………….. 95 14.1. Eiginleiki……………………………………………………………………………………………………….95 14.2. Verilog HDL frumgerð………………………………………………………………………………………………..95 14.3. Yfirlýsing VHDL íhluta………………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Yfirlýsing………………………………………………………………………………96 14.5. Hafnir………………………………………………………………………………………………………. 96 14.6. Færibreytur………………………………………………………………………………………………………. 97
15. Heiltölureikningur IP kjarna notendahandbók Skjalaskjalasafn………………………………… 98
16. Endurskoðunarsaga skjala fyrir Intel FPGA heiltölureikninga IP kjarna notendahandbók…. 99

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 4

Sendu athugasemdir

683490 | 2020.10.05 Senda athugasemd

1. Intel FPGA heiltölu reikni IP kjarna

Þú getur notað Intel® FPGA heiltölu IP kjarna til að framkvæma stærðfræðilegar aðgerðir í hönnun þinni.

Þessar aðgerðir bjóða upp á skilvirkari rökfræðimyndun og útfærslu tækja en að kóða eigin aðgerðir. Þú getur sérsniðið IP kjarnana til að mæta hönnunarkröfum þínum.

Intel heiltölu reiknings IP kjarna er skipt í eftirfarandi tvo flokka: · Library of parameterized modules (LPM) IP kjarna · Intel-sérstakur (ALT) IP kjarna

Eftirfarandi tafla sýnir heiltölu reikninga IP kjarna.

Tafla 1.

Listi yfir IP kjarna

IP kjarna

LPM IP kjarna

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel sérstakur (ALT) IP kjarna ALTECC

Virkni lokiðview Counter Divider Margfaldari
Samanburðar- eða frádráttarbúnaður
ECC kóðari/afkóðari

Stutt tæki
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V framhald…

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

ISO 9001:2015 Skráð

1. Intel FPGA heiltala reiknikerfi IP kjarna 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder eða ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Virkni lokiðview Margfaldari-Adder
Margfaldari með stöðugum stuðli sem byggir á minni
Margfaldari-safnagn. Margfaldari-adder
Flókin margfaldari
Heiltala ferningsrót
Samhliða adder

Stutt tæki
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Tengdar upplýsingar
· Intel FPGA og forritanleg tæki útgáfuskýringar
· Kynning á Intel FPGA IP kjarna Veitir frekari upplýsingar um Intel FPGA IP kjarna.
· Floating-Point IP Cores User Guide Veitir frekari upplýsingar um Intel FPGA Floating-Point IP kjarna.
· Kynning á Intel FPGA IP kjarna Veitir almennar upplýsingar um alla Intel FPGA IP kjarna, þar á meðal breytugreiningu, myndun, uppfærslu og eftirlíkingu af IP kjarna.
· Búa til útgáfuóháð IP og Qsys uppgerð forskriftir Búðu til uppgerð forskriftir sem þurfa ekki handvirkar uppfærslur fyrir hugbúnað eða IP útgáfu uppfærslu.
· Bestu starfsvenjur verkefnastjórnunar Leiðbeiningar fyrir skilvirka stjórnun og færanleika verkefnis þíns og IP files.
· Notendaleiðbeiningar fyrir heiltölureikninga IP kjarna Skjalasafn á bls. 98 Veitir lista yfir notendahandbækur fyrir fyrri útgáfur af heiltölu reikni IP kjarna.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 6

Sendu athugasemdir

683490 | 2020.10.05 Senda athugasemd

2. LPM_COUNTER (teljari) IP kjarna

Mynd 1.

LPM_COUNTER IP kjarninn er tvöfaldur teljari sem býr til upp teljara, niður teljara og upp eða niður teljara með úttak allt að 256 bita á breidd.

Eftirfarandi mynd sýnir tengi fyrir LPM_COUNTER IP kjarna.

LPM_COUNTER höfn

LPM_COUNTER

ssclr hlaða sset gögn[]

q[]

upp niður

kút

aclr aload aset

clk_en cnt_en cin
inst

2.1. Eiginleikar
LPM_COUNTER IP kjarninn býður upp á eftirfarandi eiginleika: · Myndar upp, niður og upp/niður teljara · Myndar eftirfarandi teljaragerðir:
— Venjulegur tvöfaldur– teljarinn hækkar frá núlli eða lækkar frá 255
— Stuðull—teljarinn hækkar að eða lækkar frá stuðulgildinu sem notandinn tilgreinir og endurtekur
· Styður valfrjálst samstillt hreinsa, hlaða og stilla inntakstengi.

ISO 9001:2015 Skráð

2. LPM_COUNTER (teljari) IP kjarna
683490 | 2020.10.05
2.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát lpm_counter (q, gögn, klukka, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); breytu lpm_type = "lpm_counter"; færibreyta lpm_width = 1; færibreyta lpm_modulus = 0; breytu lpm_direction = „ÓNOTAÐ“; breytu lpm_avalue = „ÓNOTAÐ“; breytu lpm_svalue = „ÓNOTAÐ“; breytu lpm_pvalue = „ÓNOTAÐ“; breytu lpm_port_updown = "PORT_CONNECTIVITY"; breytu lpm_hint = „ÓNOTAÐ“; úttak [lpm_width-1:0] q; framleiðsla cout; framleiðsla [15:0] jöfnuður; inntak cin; inntak [lpm_width-1:0] gögn; inntaksklukka, clk_en, cnt_en, updown; inntak aset, aclr, aload; inntak sset, sclr, hleðsla; endaeining
2.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) LPM_PACK.vhd í librariesvhdllpm skrá.
hluti LPM_COUNTER almennur ( LPM_WIDTH : náttúrulegur; LPM_MODULUS : náttúrulegur := 0; LPM_DIRECTION : strengur := „ÓNOTAÐ“; LPM_AVALUE : strengur := „ÓNOTAÐUR“; LPM_SVALUE : strengur := „ÓNOTAÐ“; LPM_PORT: CONN_PORT: CONNEC_PORT: ; LPM_PVALUE : strengur := „ÓNOTAÐ“; LPM_TYPE : strengur := L_COUNTER; LPM_HINT : strengur := „ÓNOTAÐ“); tengi (GÖGN: í std_logic_vector(LPM_WIDTH-1 niður í 0):= (AÐRIR =>
'0'); Klukka: í std_logic; CLK_EN : í std_logic := '1'; CNT_EN : í std_logic := '1'; UPDOWN: í std_logic:= '1'; SLOAD: í std_logic:= '0'; SSET: í std_logic:= '0'; SCLR: í std_logic:= '0'; ALOAD: í std_logic:= '0'; ASET: í std_logic:= '0'; ACLR: í std_logic:= '0'; CIN: í std_logic:= '1'; COUT: út std_logic:= '0'; Q: út std_logic_vector(LPM_WIDTH-1 niður í 0); EQ: út std_logic_vector(15 niður í 0));
endahluti;

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 8

Sendu athugasemdir

2. LPM_COUNTER (teljari) IP kjarna 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN lpm; NOTA lpm.lpm_components.all;

2.5. Hafnir

Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir LPM_COUNTER IP kjarna.

Tafla 2.

LPM_COUNTER inntakstengi

Höfn nafn

Áskilið

Lýsing

gögn[]

Nei

Samhliða gagnainntak í teljarann. Stærð inntaksportsins fer eftir LPM_WIDTH færibreytugildinu.

klukka

Já

Klukkuinntak af jákvætt brún.

clk_en

Nei

Klukka virkja inntak til að virkja allar samstilltar athafnir. Ef því er sleppt er sjálfgefið gildi 1.

cnt_en

Nei

Talning virkja inntak til að slökkva á talningu þegar fullyrt er að það sé lágt án þess að hafa áhrif á hleðslu, sset eða sclr. Ef því er sleppt er sjálfgefið gildi 1.

upp niður

Nei

Stjórnar stefnu talningarinnar. Þegar fullyrt er hátt (1) er talningaráttin upp og þegar fullyrt er lág (0) er talningaráttin niður. Ef færibreytan LPM_DIRECTION er notuð er ekki hægt að tengja uppgáttina. Ef LPM_DIRECTION er ekki notað er uppgáttin valfrjáls. Ef því er sleppt er sjálfgefið gildi upp (1).

cin

Nei

Bera inn í lágskipunarbitann. Fyrir upp teljara er hegðun cin inntaksins

eins og hegðun cnt_en inntaksins. Ef því er sleppt er sjálfgefið gildi 1

(VCC).

aclr

Nei

Ósamstilltur skýr inntak. Ef bæði aset og aclr eru notuð og fullyrt, hnekkir aclr aset. Ef því er sleppt er sjálfgefið gildi 0 (óvirkt).

eign

Nei

Ósamstilltur settinntak. Tilgreinir q[] úttakið sem allar 1s, eða að gildinu sem tilgreint er með LPM_AVALUE færibreytunni. Ef bæði asset og aclr portið er notað og fullyrt, þá hnekkir gildi aclr portsins gildi asset portsins. Ef því er sleppt er sjálfgefið gildi 0, óvirkt.

fullt

Nei

Ósamstilltur álagsinntak sem hleður teljarann ósamstilltur með gildinu á gagnainntakinu. Þegar hleðslugáttin er notuð verður gagnagáttin[] að vera tengd. Ef því er sleppt er sjálfgefið gildi 0, óvirkt.

sclr

Nei

Samstillt hreinsa inntak sem hreinsar teljarann á næstu virku klukkubrún. Ef bæði sset og sclr tengin eru notuð og fullyrt, hnekkir gildi sclr tengisins gildi sset tengisins. Ef því er sleppt er sjálfgefið gildi 0, óvirkt.

sett

Nei

Samstillt inntak sem stillir teljarann á næsta virka klukkubrún. Tilgreinir gildi q úttakanna sem allar 1, eða að gildinu sem tilgreint er með LPM_SVALUE færibreytunni. Ef bæði sset og sclr tengin eru notuð og fullyrt,
gildi sclr tengisins hnekkir gildi sset tengisins. Ef því er sleppt er sjálfgefið gildi 0 (óvirkt).

álag

Nei

Samstillt álagsinntak sem hleður teljarann með gögnum[] á næstu virku klukkubrún. Þegar hleðslugáttin er notuð verður að tengja gagna[] tengið. Ef því er sleppt er sjálfgefið gildi 0 (óvirkt).

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 9

2. LPM_COUNTER (teljari) IP kjarna 683490 | 2020.10.05

Tafla 3.

LPM_COUNTER úttakstengi

Höfn nafn

Áskilið

Lýsing

q[]

Nei

Gagnaúttak frá teljara. Stærð úttaksportsins fer eftir

LPM_WIDTH færibreytugildi. Annaðhvort q[] eða að minnsta kosti ein af eq[15..0] höfnunum

verður að vera tengdur.

eq[15..0]

Nei

Counter afkóða framleiðsla. eq[15..0] tengið er ekki aðgengilegt í færibreyturitlinum vegna þess að færibreytan styður aðeins AHDL.
Annað hvort q[] tengið eða eq[] tengið verður að vera tengt. Hægt er að nota allt að c eq tengi (0 <= c <= 15). Aðeins 16 lægstu talningargildin eru afkóðuð. Þegar talningargildið er c, er eqc framleiðsla fullyrt hátt (1). Til dæmisample, þegar talningin er 0, eq0 = 1, þegar talningin er 1, eq1 = 1, og þegar talningin er 15, eq 15 = 1. Afkóðað úttak fyrir talningargildi sem eru 16 eða hærra krefst ytri afkóðun. eq[15..0] úttakið er ósamstillt við q[] úttakið.

kút

Nei

Framkvæma tengi á MSB bita teljara. Það er hægt að nota til að tengja við annan teljara til að búa til stærri teljara.

2.6. Breytur

Eftirfarandi tafla sýnir færibreytur fyrir LPM_COUNTER IP kjarna.

Tafla 4.

LPM_COUNTER færibreytur

Nafn færibreytu

Tegund

LPM_WIDTH

Heiltala

LPM_DIRECTION

Strengur

LPM_MODULUS LPM_AVALUE

Heiltala
Heiltala/strengur

LPM_SVALUE LPM_HINT

Heiltala/strengur
Strengur

LPM_TYPE

Strengur

Áskilið Já Nei Nei Nei
Nei Nei
Nei

Lýsing
Tilgreinir breidd gagna[] og q[] tengisins, ef þau eru notuð.
Gildin eru UPP, NIÐUR og ÓNOTAÐ. Ef færibreytan LPM_DIRECTION er notuð er ekki hægt að tengja uppgáttina. Þegar uppgáttin er ekki tengd er sjálfgefið gildi LPM_DIRECTION færibreytunnar UPP.
Hámarksfjöldi, plús einn. Fjöldi einstaka staða í hringrás teljarans. Ef hleðslugildið er stærra en LPM_MODULUS færibreytan er hegðun teljarans ekki tilgreind.
Stöðugt gildi sem er hlaðið þegar eign er fullyrt hátt. Ef tilgreint gildi er stærra en eða jafnt og , hegðun teljarans er óskilgreint (X) rökfræðistig, þar sem er LPM_MODULUS, ef til staðar, eða 2 ^ LPM_WIDTH. Intel mælir með því að þú tilgreinir þetta gildi sem aukastaf fyrir AHDL hönnun.
Stöðugt gildi sem er hlaðið á hækkandi brún klukkuportsins þegar sset portið er fullyrt hátt. Intel mælir með því að þú tilgreinir þetta gildi sem aukastaf fyrir AHDL hönnun.
Þegar þú stofnar bókasafn með breytum einingum (LPM) virka í VHDL hönnun File (.vhd), verður þú að nota LPM_HINT færibreytuna til að tilgreina Intel-sértæka færibreytu. Til dæmisample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES"
Sjálfgefið gildi er ÓNOTAÐ.
Auðkennir safnheiti einingar (LPM) einingar í VHDL hönnun files.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 10

Sendu athugasemdir

2. LPM_COUNTER (teljari) IP kjarna 683490 | 2020.10.05

Heiti færibreytu INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Sláðu inn strengstreng
Strengur
Strengur

Áskilið nr
Nei
Nei

Lýsing
Þessi færibreyta er notuð í líkanagerð og atferlishermi. Þessi færibreyta er notuð í líkanagerð og atferlishermi. Færuforritið reiknar út gildið fyrir þessa færibreytu.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina CARRY_CNT_EN færibreytuna í VHDL hönnun files. Gildin eru SMART, ON, OFF og ÓNOTAÐ. Gerir LPM_COUNTER aðgerðinni kleift að dreifa cnt_en merkinu í gegnum burðarkeðjuna. Í sumum tilfellum gæti CARRY_CNT_EN færibreytustillingin haft lítilsháttar áhrif á hraðann, svo þú gætir viljað slökkva á henni. Sjálfgefið gildi er SMART, sem veitir besta skiptinguna á milli stærðar og hraða.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina LABWIDE_SCLR færibreytuna í VHDL hönnun files. Gildin eru ON, OFF eða ÓNOTAÐ. Sjálfgefið gildi er ON. Gerir þér kleift að slökkva á notkun LABwide sclr eiginleikans sem finnast í úreltum tækjafjölskyldum. Ef slökkt er á þessum valkosti eykur það líkurnar á að fullu notkun á hluta uppfylltu LABs, og getur því leyft meiri rökfræðiþéttleika þegar SCLR á ekki við um heill LAB. Þessi færibreyta er tiltæk fyrir afturábak eindrægni og Intel mælir með því að þú notir ekki þessa færibreytu.
Tilgreinir notkun inntaksgáttarinnar upp og niður. Ef því er sleppt er sjálfgefið gildi PORT_CONNECTIVITY. Þegar gáttargildið er stillt á PORT_USED er gáttin meðhöndluð sem notuð. Þegar gáttargildið er stillt á PORT_UNUSED er gáttin meðhöndluð sem ónotuð. Þegar gáttargildið er stillt á PORT_CONNECTIVITY er gáttanotkunin ákvörðuð með því að athuga tengitenginguna.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 11

683490 | 2020.10.05 Senda athugasemd

3. LPM_DIVIDE (Divider) Intel FPGA IP kjarna

Mynd 2.

LPM_DIVIDE Intel FPGA IP kjarninn útfærir deili til að deila inntaksgildi teljara með inntaksgildi nefnara til að framleiða stuðul og afgang.

Eftirfarandi mynd sýnir tengi fyrir LPM_DIVIDE IP kjarna.

LPM_DIVIDE tengi

LPM_DIVIDE

númer[] denom[] klukka

stuðull[] eftir[]

clken aclr

inst

3.1. Eiginleikar
LPM_DIVIDE IP kjarninn býður upp á eftirfarandi eiginleika: · Myndar deili sem deilir inntaksgildi teljara með nefnarainntaki
gildi til að framleiða stuðul og afgang. · Styður gagnabreidd 1 bita. · Styður undirritað og óundirritað gagnaframsetningarsnið fyrir bæði teljarann
og nefnaragildi. · Styður svæði eða hraða fínstillingu. · Veitir möguleika á að tilgreina jákvætt afgangsúttak. · Styður leiðslur stillanleg framleiðsla leynd. · Styður valfrjáls ósamstilltur skýr og klukka gera höfn.

3.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát lpm_divide ( stuðull, eftir, tala, nafngildi, klukka, clken, aclr); breytu lpm_type = "lpm_divide"; breytu lpm_widthn = 1; færibreyta lpm_widthd = 1; færibreyta lpm_nrepresentation = „ÓUNDIRRITAÐ“; færibreyta lpm_drepresentation = „ÓUNDIRRITAÐ“; breytu lpm_remainderpositive = „TRUE“; færibreyta lpm_pipeline = 0;

ISO 9001:2015 Skráð

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

breytu lpm_hint = „ÓNOTAÐ“; inntaksklukka; inntak clken; inntak aclr; slá inn [lpm_widthn-1:0] númer; inntak [lpm_widthd-1:0] nafngildi; úttak [lpm_widthn-1:0] stuðull; framleiðsla [lpm_widthd-1:0] eftir; endaeining

3.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) LPM_PACK.vhd í librariesvhdllpm skrá.
hluti LPM_DIVIDE almennur (LPM_WIDTHN: náttúrulegur; LPM_WIDTHD: náttúrulegur;
LPM_NREPRESENTATION : string := „ÓUNDIRRITAÐ“; LPM_DREPRESENTATION : string := „ÓUNDIRRITAÐ“; LPM_PIPELINE : náttúrulegt := 0; LPM_TYPE : strengur := L_DIVIDE; LPM_HINT : string := „ÓNOTAÐ“); port (NUMER: í std_logic_vector(LPM_WIDTHN-1 niður í 0); DENOM: í std_logic_vector(LPM_WIDTHD-1 niður í 0); ACLR: í std_logic:= '0'; KLOKKA: í std_logic:= '0:'; std_logic := '1'; QUOTIENT: út std_logic_vector (LPM_WIDTHN-1 niður í 0); REMAIN: út std_logic_vector (LPM_WIDTHD-1 niður í 0)); endahluti;

3.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN lpm; NOTA lpm.lpm_components.all;

3.5. Hafnir

Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir LPM_DIVIDE IP kjarna.

Tafla 5.

LPM_DIVIDE inntakstengi

Höfn nafn

Áskilið

númer[]

Já

nafnorð[]

Já

Lýsing
Inntak teljara gagna. Stærð inntaksportsins fer eftir LPM_WIDTHN færibreytugildinu.
Inntak gagna um nefnara. Stærð inntaksportsins fer eftir LPM_WIDTHD færibreytugildinu.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Port Nafn klukka clken
aclr

Áskilið nr
Nei

Lýsing
Klukkuinntak fyrir pípunotkun. Fyrir önnur LPM_PIPELINE gildi en 0 (sjálfgefið), verður klukkutengið að vera virkt.
Klukka virkja leiðslunotkun. Þegar clken portið er fullyrt hátt, fer skiptingaraðgerðin fram. Þegar merki er lítið á sér stað engin aðgerð. Ef því er sleppt er sjálfgefið gildi 1.
Ósamstillt hreint tengi sem er notað hvenær sem er til að endurstilla leiðsluna á öll „0“ ósamstillt við inntak klukkunnar.

Tafla 6.

LPM_DIVIDE úttakstengi

Höfn nafn

Áskilið

Lýsing

stuðull[]

Já

Gagnaúttak. Stærð úttaksportsins fer eftir LPM_WIDTHN

færibreytugildi.

áfram[]

Já

Gagnaúttak. Stærð úttaksportsins fer eftir LPM_WIDTHD

færibreytugildi.

3.6. Breytur

Eftirfarandi tafla sýnir færibreytur fyrir LPM_DIVIDE Intel FPGA IP kjarna.

Nafn færibreytu

Tegund

Áskilið

Lýsing

LPM_WIDTHN

Heiltala

Já

Tilgreinir breidd tölunnar[] og

quotient[] hafnir. Gildin eru 1 til 64.

LPM_WIDTHD

Heiltala

Já

Tilgreinir breidd nafngiftarinnar[] og

áfram[] hafnir. Gildin eru 1 til 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Strengur Strengur

Nei

Merki framsetning á inntak teljara.

Gildi eru UNDIRRITUÐ og ÓUNDIRRITAÐ. Þegar þetta

færibreytan er stillt á SIGNED, deilirinn

túlkar töluna[] inntakið sem táknaða tvo

viðbót.

Nei

Merki framsetning á nefnarainntakinu.

Gildi eru UNDIRRITUÐ og ÓUNDIRRITAÐ. Þegar þetta

færibreytan er stillt á SIGNED, deilirinn

túlkar inntakið denom[] sem táknað tvö

viðbót.

LPM_TYPE

Strengur

Nei

Auðkennir safn breytu

einingaheiti (LPM) í VHDL hönnun

files (.vhd).

LPM_HINT

Strengur

Nei

Þegar þú stofnar bókasafn af

parameterized modules (LPM) virka í a

VHDL hönnun File (.vhd), þú verður að nota

LPM_HINT færibreytu til að tilgreina Intel-

ákveðin færibreyta. Til dæmisample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = JÁ“ The

sjálfgefið gildi er ÓNOTAÐ.

LPM_REMAINDERPOSITIVE

Strengur

Nei

Intel-sértæk færibreyta. Þú verður að nota

LPM_HINT færibreytu til að tilgreina

LPM_REMAINDERPOSITIVE færibreyta í

VHDL hönnun files. Gildin eru SÖNN eða Ósatt.

Ef þessi færibreyta er stillt á TRUE, þá er

gildi rest[] portsins verður að vera meira

áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 14

Sendu athugasemdir

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Nafn færibreytu

Tegund

MAXIMIZE_SPEED

Heiltala

LPM_PIPELINE

Heiltala

INTENDED_DEVICE_FAMILY SKIP_BITS

String heiltala

Áskilið nr
Nei Nei Nei

Lýsing
en eða jafnt og núll. Ef þessi færibreyta er stillt á TRUE, þá er gildi rest[] gáttarinnar annaðhvort núll, eða gildið er sama táknið, annað hvort jákvætt eða neikvætt, og gildi tölugáttarinnar. Til að minnka flatarmál og bæta hraða mælir Intel með því að stilla þessa færibreytu á TRUE í aðgerðum þar sem afgangurinn verður að vera jákvæður eða þar sem afgangurinn skiptir ekki máli.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina MAXIMIZE_SPEED færibreytuna í VHDL hönnun files. Gildin eru [0..9]. Ef hann er notaður, reynir Intel Quartus Prime hugbúnaðurinn að fínstilla tiltekið tilvik af LPM_DIVIDE aðgerðinni fyrir hraða frekar en brautargetu og hnekkir stillingu hagræðingartækninnar. Ef MAXIMIZE_SPEED er ónotað er gildi fínstillingartækni valkostsins notað í staðinn. Ef gildi MAXIMIZE_SPEED er 6 eða hærra, hagræðir þýðandinn LPM_DIVIDE IP kjarna fyrir meiri hraða með því að nota burðarkeðjur; ef gildið er 5 eða minna, útfærir þýðandinn hönnunina án burðarkeðja.
Tilgreinir fjölda klukkulota leynd sem tengist stuðlinum[] og áfram[] úttakum. Gildið núll (0) gefur til kynna að engin leynd sé til staðar og að eingöngu samsett aðgerð sé sýnd. Ef því er sleppt er sjálfgefið gildi 0 (ekki með pípulínum). Þú getur ekki tilgreint gildi fyrir LPM_PIPELINE færibreytuna sem er hærra en LPM_WIDTHN.
Þessi færibreyta er notuð í líkanagerð og atferlishermi. Færuforritið reiknar út gildið fyrir þessa færibreytu.
Leyfir skilvirkari brotabitaskiptingu til að hámarka rökfræði á fremstu bitum með því að gefa upp fjölda fremstu GND í LPM_DIVIDE IP kjarna. Tilgreindu fjölda fremstu GND á stuðulúttakinu fyrir þessa færibreytu.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 15

683490 | 2020.10.05 Senda athugasemd

4. LPM_MULT (Margfaldari) IP kjarna

Mynd 3.

LPM_MULT IP kjarninn útfærir margfaldara til að margfalda tvö inntaksgagnagildi til að framleiða vöru sem úttak.

Eftirfarandi mynd sýnir tengi fyrir LPM_MULT IP kjarna.

LPM_Mult Ports

LPM_MULT klukkugögna[] niðurstaða[] gögn[] aclr/sclr clken
inst

Tengdar upplýsingaeiginleikar á síðu 71

4.1. Eiginleikar
LPM_MULT IP kjarninn býður upp á eftirfarandi eiginleika: · Myndar margfaldara sem margfaldar tvö inntaksgagnagildi · Styður gagnabreidd upp á 1 bita · Styður táknað og óundirritað gagnaframsetningarsnið · Styður fínstillingu svæðis eða hraða · Styður leiðslur með stillanlegum úttaksleynd · Veitir valkostur fyrir innleiðingu í sérstakri stafrænni merkjavinnslu (DSP)
blokkarrásir eða rökfræðilegir þættir (LEs) Athugið: Þegar smíðaðir eru margfaldarar stærri en innbyggt studd stærð getur/
mun hafa áhrif á frammistöðu sem stafar af því að DSP kubbarnir falla saman. · Styður valfrjálst ósamstillt hreinsa og klukkuvirkt inntakstengi · Styður valfrjálst samstillt hreinsa fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki

ISO 9001:2015 Skráð

4. LPM_MULT (Margfaldari) IP kjarna 683490 | 2020.10.05
4.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát lpm_mult (niðurstaða, dataa, datab, summa, klukka, clken, aclr) breytu lpm_type = “lpm_mult”; færibreyta lpm_widtha = 1; breytu lpm_widthb = 1; færibreyta lpm_widths = 1; færibreyta lpm_widthp = 1; færibreyta lpm_representation = „ÓUNDIRRITAÐ“; færibreyta lpm_pipeline = 0; breytu lpm_hint = „ÓNOTAÐ“; inntaksklukka; inntak clken; inntak aclr; inntak [lpm_widtha-1:0] dataa; inntak [lpm_widthb-1:0] gagna; inntak [lpm_widths-1:0] summa; úttak [lpm_widthp-1:0] niðurstaða; endaeining
4.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) LPM_PACK.vhd í librariesvhdllpm skrá.
hluti LPM_MULT almennur ( LPM_WIDTHA: náttúrulegur; LPM_WIDTHB: náttúrulegur; LPM_WIDTHS: náttúrulegur:= 1; LPM_WIDTHP: náttúrulegur;
LPM_REPRESENTATION : string := „ÓUNDIRRITAÐ“; LPM_PIPELINE : náttúrulegt := 0; LPM_TYPE: strengur := L_MULT; LPM_HINT : string := „ÓNOTAÐ“); port (DATAA: í std_logic_vector(LPM_WIDTHA-1 niður í 0); DATAB: í std_logic_vector(LPM_WIDTHB-1 niður í 0); ACLR: í std_logic:= '0'; CLOCK: í std_logic:= '0 í'; std_logic: í std_logic := '1'; SUMMA: í std_logic_vector (LPM_WIDTHS-1 niður í 0) := (AÐRIR => '0'); ÚTKOMA: út std_logic_vector (LPM_WIDTHP-1 niður í 0)); endahluti;
4.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN lpm; NOTA lpm.lpm_components.all;

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 17

4. LPM_MULT (Margfaldari) IP kjarna 683490 | 2020.10.05

4.5. Merki

Tafla 7.

LPM_MULT Inntaksmerki

Merkisheiti

Áskilið

Lýsing

dataa[]

Já

Gagnainntak.

Fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki fer stærð inntaksmerkisins eftir gildi Dataa breiddarbreytu.

Fyrir eldri og Intel Cyclone 10 LP tæki fer stærð inntaksmerkisins eftir LPM_WIDTHA færibreytugildinu.

gagnagrunn[]

Já

Gagnainntak.

Fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki fer stærð inntaksmerkisins eftir gildi Datab breiddar færibreytu.

Fyrir eldri og Intel Cyclone 10 LP tæki fer stærð inntaksmerkisins eftir

á LPM_WIDTHB færibreytugildinu.

klukka

Nei

Klukkuinntak fyrir pípunotkun.

Fyrir eldri og Intel Cyclone 10 LP tæki verður klukkumerkið að vera virkt fyrir önnur LPM_PIPELINE gildi en 0 (sjálfgefið).

Fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki verður klukkumerkið að vera virkt ef biðgildi er annað en 1 (sjálfgefið).

clken

Nei

Klukkuvirkjað fyrir notkun í leiðslum. Þegar clken merki er fullyrt hátt, the

aðgerðar-/frádráttaraðgerð fer fram. Þegar merki er lágt, engin aðgerð

á sér stað. Ef því er sleppt er sjálfgefið gildi 1.

aclr sclr

Nei

Ósamstillt hreint merki notað hvenær sem er til að endurstilla leiðsluna á alla 0,

ósamstilltur við klukkumerkið. Leiðslan frumstillir í óskilgreint (X)

rökfræðistigi. Úttakið er stöðugt, en ekki núllgildi.

Nei

Samstillt hreint merki notað hvenær sem er til að endurstilla leiðsluna á allar 0,

samstillt við klukkumerkið. Leiðslan frumstillir í óskilgreint (X)

rökfræðistigi. Úttakið er stöðugt, en ekki núllgildi.

Tafla 8.

LPM_MULT Úttaksmerki

merki Nafn

Áskilið

Lýsing

niðurstaða[]

Já

Gagnaúttak.

Fyrir eldri og Intel Cyclone 10 LP tæki fer stærð úttaksmerkisins eftir LPM_WIDTHP færibreytugildinu. Ef LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) eða (LPM_WIDTHA + LPM_WIDTHS), eru aðeins LPM_WIDTHP MSBs til staðar.

Fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX fer stærð úttaksmerkjanna eftir niðurstöðubreiddarbreytunni.

4.6. Færibreytur fyrir Stratix V, Arria V, Cyclone V og Intel Cyclone 10 LP tæki

4.6.1. Almennt Tab

Tafla 9.

Almennt Tab

Parameter

Gildi

Margfaldara stillingar

Margfaldaðu 'dataa' inntak með 'datab' inntaki

Sjálfgefið gildi

Lýsing

Margfaldaðu 'dataa' inntak með 'datab' inntaki

Veldu viðeigandi stillingu fyrir margfaldarann.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 18

Sendu athugasemdir

4. LPM_MULT (Margfaldari) IP kjarna 683490 | 2020.10.05

Parameter
Hversu breitt ætti 'dataa' inntakið að vera? Hversu breitt ætti 'datab' inntakið að vera? Hvernig ætti að ákvarða breidd „niðurstöðu“ úttaksins? Takmarka breiddina

Gildi
Margfaldaðu 'dataa' inntak af sjálfu sér (kvaðningaraðgerð)
1 – 256 bita

Sjálfgefið gildi

Lýsing

8 bita

Tilgreindu breidd dataa[] gáttarinnar.

1 – 256 bita

8 bita

Tilgreindu breidd gagnagáttar[].

Reiknaðu breiddina sjálfkrafa Takmarka breiddina
1 – 512 bita

Reiknaðu breiddina sjálfkrafa

Veldu aðferðina sem þú vilt til að ákvarða breidd niðurstöðu[] gáttarinnar.

16 bita

Tilgreindu breidd niðurstöðu[] gáttarinnar.
Þetta gildi mun aðeins virka ef þú velur Takmarka breidd í Tegund færibreytunni.

4.6.2. Almennt 2 Tab

Tafla 10. Almennt 2 Tab

Parameter

Gildi

Gagnainntak

Hefur 'datab' inntaksrútan fast gildi?

Nei Já

Tegund margföldunar

Hvaða tegund af

Óundirritað

margföldun viltu? Undirritaður

Framkvæmd

Hvaða margföldunarútfærslu á að nota?

Notaðu sjálfgefna útfærslu
Notaðu sérstaka margföldunarrásina (ekki í boði fyrir allar fjölskyldur)
Notaðu rökfræðilega þætti

Sjálfgefið gildi

Lýsing

Nei

Veldu Já til að tilgreina fast gildi á

'datab' inntaksrúta, ef einhver er.

Óundirritað

Tilgreindu framsetningarsniðið fyrir bæði dataa[] og datab[] inntak.

Notaðu sjálfgefna útfærslu

Veldu aðferðina sem þú vilt til að ákvarða breidd niðurstöðu[] gáttarinnar.

4.6.3. Leiðsluflipi

Tafla 11. Leiðsla Tab

Parameter

Viltu leggja leiðslu nr

virka?

Já

Gildi

Búðu til 'aclr'

—

ósamstilltur skýr tengi

Sjálfgefið gildi

Lýsing

Nei

Veldu Já til að virkja leiðsluskráningu á

framleiðsla margfaldara og tilgreindu það sem óskað er eftir

úttaksleynd í klukkulotu. Að virkja

leiðsluskrá bætir auka leynd við

framleiðsla.

Ómerkt

Veldu þennan valkost til að gera aclr tengi kleift að nota ósamstillt hreinsa fyrir leiðsluskrána.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 19

4. LPM_MULT (Margfaldari) IP kjarna 683490 | 2020.10.05

Parameter
Búðu til 'clken' klukku sem virkar klukku
Hagræðing
Hvers konar hagræðingu viltu?

Gildi -
Sjálfgefið hraðasvæði

Sjálfgefið gildi

Lýsing

Ómerkt

Tilgreinir virka háklukkuvirkjun fyrir klukkutengið á leiðsluskránni

Sjálfgefið

Tilgreindu æskilega hagræðingu fyrir IP kjarna.
Veldu Sjálfgefið til að láta Intel Quartus Prime hugbúnaðinn ákvarða bestu hagræðingu fyrir IP kjarnann.

4.7. Færibreytur fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki

4.7.1. Almennt Tab

Tafla 12. Almennt Tab

Parameter

Gildi

Sjálfgefið gildi

Lýsing

Gerð margfaldara stillingar
Gagnagáttarbreiddir

Margfaldaðu 'dataa' inntak með 'datab' inntaki
Margfaldaðu 'dataa' inntak af sjálfu sér (kvaðningaraðgerð)

Margfaldaðu 'dataa' inntak með 'datab' inntaki

Veldu viðeigandi stillingu fyrir margfaldarann.

Gögn breidd

1 – 256 bita

8 bita

Tilgreindu breidd dataa[] gáttarinnar.

Gagna breidd

1 – 256 bita

8 bita

Tilgreindu breidd gagnagáttar[].

Hvernig ætti að ákvarða breidd „niðurstöðu“ úttaksins?

Tegund

Reiknaðu breiddina sjálfkrafa
Takmarka breiddina

Reiknaðu breiddina sjálfkrafa

Veldu aðferðina sem þú vilt til að ákvarða breidd niðurstöðu[] gáttarinnar.

Gildi

1 – 512 bita

16 bita

Tilgreindu breidd niðurstöðu[] gáttarinnar.
Þetta gildi mun aðeins virka ef þú velur Takmarka breidd í Tegund færibreytunni.

Breidd niðurstaðna

1 – 512 bita

—

Sýnir virka breidd niðurstöðu[] gáttarinnar.

4.7.2. Almennt 2 Tab

Tafla 13. Almennt 2 Tab

Parameter

Gagnainntak

Hefur 'datab' inntaksrútan fast gildi?

Nei Já

Gildi

Sjálfgefið gildi

Lýsing

Nei

Veldu Já til að tilgreina fast gildi á

'datab' inntaksrúta, ef einhver er.

áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 20

Sendu athugasemdir

4. LPM_MULT (Margfaldari) IP kjarna 683490 | 2020.10.05

Parameter

Gildi

Sérhvert gildi sem er stærra en 0

Tegund margföldunar

Hvaða tegund af

Óundirritað

margföldun viltu? Undirritaður

Útfærslustíll

Hvaða margföldunarútfærslu á að nota?

Notaðu sjálfgefna útfærslu
Notaðu sérstaka margföldunarrásina
Notaðu rökfræðilega þætti

Sjálfgefið gildi

Lýsing

Tilgreindu stöðugt gildi gagnagáttar[].

Óundirritað

Tilgreindu framsetningarsniðið fyrir bæði dataa[] og datab[] inntak.

Notaðu sjálfgefna útfærslu

Veldu aðferðina sem þú vilt til að ákvarða breidd niðurstöðu[] gáttarinnar.

4.7.3. Leiðslulagnir

Tafla 14. Leiðsla Tab

Parameter

Gildi

Viltu leiðbeina aðgerðinni?

Leiðsla

Nei Já

Töf við hreinsa merkjagerð

Sérhvert gildi sem er stærra en 0.
ENGIN ACLR SCLR

Búðu til 'clken' klukku

—

virkja klukku

Hvers konar hagræðingu viltu?

Tegund

Sjálfgefið hraðasvæði

Sjálfgefið gildi

Lýsing

Nei 1 ENGINN
—

Veldu Já til að virkja leiðsluskrá fyrir úttak margfaldarans. Að virkja leiðsluskrá bætir auka leynd við úttakið.
Tilgreindu æskilega úttaksleynd í klukkulotu.
Tilgreindu tegund endurstillingar fyrir leiðsluskrána. Veldu EKKERT ef þú notar enga leiðsluskrá. Veldu ACLR til að nota ósamstillt hreinsa fyrir leiðsluskrána. Þetta mun búa til ACLR tengi. Veldu SCLR til að nota samstillt hreinsa fyrir leiðsluskrána. Þetta mun búa til SCLR tengi.
Tilgreinir virka háklukkuvirkjun fyrir klukkutengið á leiðsluskránni

Sjálfgefið

Tilgreindu æskilega hagræðingu fyrir IP kjarna.
Veldu Sjálfgefið til að láta Intel Quartus Prime hugbúnaðinn ákvarða bestu fínstillingu fyrir IP kjarnann.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 21

683490 | 2020.10.05 Senda athugasemd

5. LPM_ADD_SUB (viðbætir/frádráttur)

Mynd 4.

LPM_ADD_SUB IP kjarninn gerir þér kleift að innleiða samanlagt eða frádráttara til að bæta við eða draga frá gagnasettum til að framleiða úttak sem inniheldur summan eða mismun inntaksgildanna.

Eftirfarandi mynd sýnir tengi fyrir LPM_ADD_SUB IP kjarna.

LPM_ADD_SUB tengi

LPM_ADD_SUB add_sub cin

dataa[]

klukka clken gagnab[] aclr

útkoma[] overflow cout

inst

5.1. Eiginleikar
LPM_ADD_SUB IP kjarninn býður upp á eftirfarandi eiginleika: · Býr til upptælanda, frádráttarbúnað og virkan stillanlegan upptælanda/frádrátt
aðgerðir. · Styður gagnabreidd 1 bita. · Styður gagnaframsetningarsnið eins og undirritað og óundirritað. · Styður valfrjálsa innflutning (lán út), ósamstilltur hreinsa og klukkuvirkja
inntakstengi. · Styður valfrjálsa útflutnings- (lán-inn) og yfirfallsúttakstengi. · Úthlutar öðru hvoru inntaksgagnarútunni við fasta. · Styður leiðslur með stillanlegri framleiðsluleynd.

ISO 9001:2015 Skráð

5. LPM_ADD_SUB (Adder/Frádragari) 683490 | 2020.10.05
5.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát lpm_add_sub (niðurstaða, cout, overflow, add_sub, cin, dataa, datab, klukka, clken, aclr); færibreyta lpm_type = „lpm_add_sub“; færibreyta lpm_width = 1; breytu lpm_direction = „ÓNOTAÐ“; færibreyta lpm_representation = „UNDIRRITAÐ“; færibreyta lpm_pipeline = 0; breytu lpm_hint = „ÓNOTAÐ“; inntak [lpm_width-1:0] dataa, datab; inntak add_sub, cin; inntaksklukka; inntak clken; inntak aclr; úttak [lpm_width-1:0] niðurstaða; output cout, overflow; endaeining
5.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) LPM_PACK.vhd í librariesvhdllpm skrá.
hluti LPM_ADD_SUB almennur (LPM_WIDTH: náttúrulegur;
LPM_DIRECTION : string := „ÓNOTAÐ“; LPM_REPRESENTATION: string := „UNDIRRITAÐ“; LPM_PIPELINE : náttúrulegt := 0; LPM_TYPE : strengur := L_ADD_SUB; LPM_HINT : string := „ÓNOTAÐ“); port (DATAA: í std_logic_vector(LPM_WIDTH-1 niður í 0); DATAB: í std_logic_vector(LPM_WIDTH-1 niður í 0); ACLR: í std_logic:= '0'; Klukka: í std_logic:= '0:'; std_logic := '1'; CIN: í std_logic:= 'Z'; ADD_SUB: í std_logic:= '1'; ÚTKOMA: út std_logic_vector (LPM_WIDTH-1 niður í 0); COUT: út std_logic; FLÓÐ: út std_logic); endahluti;
5.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN lpm; NOTA lpm.lpm_components.all;
5.5. Hafnir
Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir LPM_ADD_SUB IP kjarnann.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 23

5. LPM_ADD_SUB (Adder/Frádragari) 683490 | 2020.10.05

Tafla 15. LPM_ADD_SUB IP kjarnainntakstengi

Höfn nafn

Áskilið

Lýsing

cin

Nei

Bera inn í lágskipunarbitann. Fyrir samlagningaraðgerðir er sjálfgefið gildi 0. Fyrir

frádráttaraðgerðir, sjálfgefið gildi er 1.

dataa[]

Já

Gagnainntak. Stærð inntaksportsins fer eftir LPM_WIDTH færibreytugildinu.

gagnagrunn[]

Já

Gagnainntak. Stærð inntaksportsins fer eftir LPM_WIDTH færibreytugildinu.

add_sub

Nei

Valfrjálst inntakstengi til að virkja kraftmikla skiptingu á milli upptælanda og frádráttar

aðgerðir. Ef LPM_DIRECTION færibreytan er notuð er ekki hægt að nota add_sub. Ef

sleppt er sjálfgefið gildi ADD. Intel mælir með því að þú notir

LPM_DIRECTION færibreytu til að tilgreina virkni LPM_ADD_SUB fallsins,

frekar en að úthluta fasta á add_sub tengið.

klukka

Nei

Inntak fyrir pípulagnanotkun. Klukkutengið veitir klukkuinntak fyrir leiðslu

aðgerð. Fyrir önnur LPM_PIPELINE gildi en 0 (sjálfgefið) verður klukkutengið að vera

virkt.

clken

Nei

Klukkuvirkjað fyrir notkun í leiðslum. Þegar clken tengið er fullyrt hátt, adder/

frádráttaraðgerð fer fram. Þegar merki er lítið á sér stað engin aðgerð. Ef

sleppt er sjálfgefið gildi 1.

aclr

Nei

Ósamstilltur tær fyrir notkun í leiðslum. Leiðslan frumstillir í óskilgreint (X)

rökfræðistigi. Hægt er að nota aclr tengið hvenær sem er til að endurstilla leiðsluna á allar 0,

ósamstilltur við klukkumerkið.

Tafla 16. LPM_ADD_SUB IP kjarnaúttakstengi

Höfn nafn

Áskilið

Lýsing

niðurstaða[]

Já

Gagnaúttak. Stærð úttaksportsins fer eftir LPM_WIDTH færibreytunni

gildi.

kút

Nei

Útfærsla (innlán) mikilvægasta bitans (MSB). Cout höfnin hefur líkamlega

túlkun sem útfærsla (innlán) MSB. Cout portið skynjar

yfirfall í ÓUNDIRRITAÐA aðgerðum. Cout höfnin starfar á sama hátt fyrir

UNDIRRITAÐAR og ÓUNDIRRITAÐAR aðgerðir.

flæða yfir

Nei

Valfrjálst úttak af undantekningum yfir flæði. Yfirfallshöfnin hefur líkamlega túlkun sem

XOR innflutningsins til MSB með útfærslu MSB. Yfirfallshöfnin

fullyrðir þegar niðurstöður fara yfir fyrirliggjandi nákvæmni og er aðeins notað þegar

LPM_REPRESENTATION færibreytugildi er SIGNED.

5.6. Breytur

Eftirfarandi tafla sýnir LPM_ADD_SUB IP kjarnafæribreytur.

Tafla 17. LPM_ADD_SUB IP kjarnafæribreytur

Nafn færibreytu LPM_WIDTH

Sláðu inn heiltala

Áskilið Já

Lýsing
Tilgreinir breidd dataa[], datab[] og result[] portanna.

LPM_DIRECTION

Strengur

Nei

Gildin eru ADD, SUB og ÓNOTAÐ. Ef því er sleppt er sjálfgefið gildi DEFAULT, sem vísar færibreytunni til að taka gildi hennar frá add_sub tenginu. Ekki er hægt að nota add_sub tengið ef LPM_DIRECTION er notað. Intel mælir með því að þú notir LPM_DIRECTION færibreytuna til að tilgreina virkni LPM_ADD_SUB fallsins, frekar en að úthluta fasta á add_sub tengið.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 24

Sendu athugasemdir

5. LPM_ADD_SUB (Adder/Frádragari) 683490 | 2020.10.05

Heiti færibreytu LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tegund String Heiltala String String String Heiltala
Strengur

Áskilið Nei Nei Nei Nei Nei Nei Nei
Nei

Lýsing
Tilgreinir tegund viðbótarinnar sem framkvæmd er. Gildi eru UNDIRRITUÐ og ÓUNDIRRITAÐ. Ef því er sleppt er sjálfgefið gildi SIGNED. Þegar þessi færibreyta er stillt á SIGNED, túlkar uppteljarinn/frádráttarmaðurinn gagnainntakið sem fyllingu með fortáknum tveimur.
Tilgreinir fjölda biðklukkulota sem tengjast niðurstöðunni[] úttakinu. Gildi núll (0) gefur til kynna að engin leynd sé til staðar og að eingöngu samsett aðgerð verði sýnd. Ef því er sleppt er sjálfgefið gildi 0 (ekki með pípulínum).
Gerir þér kleift að tilgreina Intel-sérstakar færibreytur í VHDL hönnun files (.vhd). Sjálfgefið gildi er ÓNOTAÐ.
Auðkennir safnheiti einingar (LPM) einingar í VHDL hönnun files.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina ONE_INPUT_IS_CONSTANT færibreytuna í VHDL hönnun files. Gildin eru JÁ, NEI og ÓNOTAÐ. Veitir meiri hagræðingu ef eitt inntak er stöðugt. Ef því er sleppt er sjálfgefið gildi NO.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina MAXIMIZE_SPEED færibreytuna í VHDL hönnun files. Þú getur tilgreint gildi á milli 0 og 10. Ef hann er notaður reynir Intel Quartus Prime hugbúnaðurinn að fínstilla tiltekið tilvik af LPM_ADD_SUB aðgerðinni fyrir hraða frekar en brautargetu og hnekkir stillingu hagræðingartækninnar. Ef MAXIMIZE_SPEED er ónotað er gildi fínstillingartækni valkostsins notað í staðinn. Ef stillingin fyrir MAXIMIZE_SPEED er 6 eða hærri, fínstillir þýðandinn LPM_ADD_SUB IP kjarnann fyrir meiri hraða með því að nota burðarkeðjur; ef stillingin er 5 eða lægri útfærir þýðandinn hönnunina án burðarkeðja. Þessa færibreytu verður aðeins að tilgreina fyrir Cyclone, Stratix og Stratix GX tæki þegar add_sub tengið er ekki notað.
Þessi færibreyta er notuð í líkanagerð og atferlishermi. Færuforritið reiknar út gildið fyrir þessa færibreytu.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 25

683490 | 2020.10.05 Senda athugasemd

6. LPM_COMPARE (samanburður)

Mynd 5.

LPM_COMPARE IP kjarninn ber saman gildi tveggja gagnasetta til að ákvarða sambandið þar á milli. Í sinni einföldustu mynd geturðu notað einka-OR hlið til að ákvarða hvort tveir gagnabitar séu jafnir.

Eftirfarandi mynd sýnir tengi fyrir LPM_COMPARE IP kjarna.

LPM_COMPARE höfn

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

gagnagrunn[]

ageb

klukka

aneb

aclr

aleb

inst

6.1. Eiginleikar
LPM_COMPARE IP kjarninn býður upp á eftirfarandi eiginleika: · Býr til samanburðaraðgerð til að bera saman tvö gagnasett · Styður gagnabreidd upp á 1 bita · Styður framsetningarsnið gagna eins og undirritað og óundirritað · Framleiðir eftirfarandi úttaksgerðir:
— alb (inntak A er minna en inntak B) — aeb (inntak A er jafnt inntak B) — agb (inntak A er stærra en inntak B) — ageb (inntak A er stærra en eða jafnt inntak B) — aneb ( inntak A er ekki jafnt og inntak B) — aleb (inntak A er minna en eða jafnt og inntak B) · Styður valfrjálst ósamstillt hreinsa og klukkuvirkja inntaksport · Úthlutar gögnum[] inntakinu á fasta · Styður leiðslur með stillanlegum úttaksleynd

ISO 9001:2015 Skráð

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
6.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, klukka, clken, aclr); breytu lpm_type = "lpm_compare"; færibreyta lpm_width = 1; færibreyta lpm_representation = „ÓUNDIRRITAÐ“; færibreyta lpm_pipeline = 0; breytu lpm_hint = „ÓNOTAÐ“; inntak [lpm_width-1:0] dataa, datab; inntaksklukka; inntak clken; inntak aclr; framleiðsla alb, aeb, agb, aleb, aneb, ageb; endaeining
6.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) LPM_PACK.vhd í librariesvhdllpm skrá.
hluti LPM_COMPARE almennur (LPM_WIDTH: náttúrulegur;
LPM_REPRESENTATION : string := „ÓUNDIRRITAÐ“; LPM_PIPELINE : náttúrulegt := 0; LPM_TYPE: strengur := L_COMPARE; LPM_HINT : string := „ÓNOTAÐ“); port (DATAA: í std_logic_vector(LPM_WIDTH-1 niður í 0); DATAB: í std_logic_vector(LPM_WIDTH-1 niður í 0); ACLR: í std_logic:= '0'; Klukka: í std_logic:= '0:'; std_logic := '1'; AGB: út std_logic; AGEB: út std_logic; AEB: út std_logic; ANEB: út std_logic; ALB: út std_logic; ALEB: út std_logic); endahluti;
6.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN lpm; NOTA lpm.lpm_components.all;
6.5. Hafnir
Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir LMP_COMPARE IP kjarnann.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 27

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05

Tafla 18. LPM_COMPARE IP kjarnainntakstengi

Höfn nafn

Áskilið

Lýsing

dataa[]

Já

Gagnainntak. Stærð inntaksportsins fer eftir LPM_WIDTH færibreytugildinu.

gagnagrunn[]

Já

Gagnainntak. Stærð inntaksportsins fer eftir LPM_WIDTH færibreytugildinu.

klukka

Nei

Klukkuinntak fyrir pípunotkun. Klukkutengið veitir klukkuinntak fyrir leiðslu

aðgerð. Fyrir önnur LPM_PIPELINE gildi en 0 (sjálfgefið) verður klukkutengið að vera

virkt.

clken

Nei

Klukkuvirkjað fyrir notkun í leiðslum. Þegar clken port er fullyrt hátt, the

samanburðaraðgerð á sér stað. Þegar merki er lítið á sér stað engin aðgerð. Ef

sleppt er sjálfgefið gildi 1.

aclr

Nei

Ósamstilltur tær fyrir notkun í leiðslum. Leiðslan frumstillir í óskilgreinda (X) rökfræði

stigi. Hægt er að nota aclr tengið hvenær sem er til að endurstilla leiðsluna á allar 0,

ósamstilltur við klukkumerkið.

Tafla 19. LPM_COMPARE IP kjarna Output Ports

Höfn nafn

Áskilið

Lýsing

alb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er minna en inntak B.

aeb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er jafnt inntak B.

agb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er stærra en inntak B.

ageb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er stærra en eða jafnt inntakinu

aneb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er ekki jafnt inntak B.

aleb

Nei

Úttakstengi fyrir samanburðartækið. Fullyrt ef inntak A er minna en eða jafnt inntak B.

6.6. Breytur

Eftirfarandi tafla sýnir færibreytur fyrir LPM_COMPARE IP kjarna.

Tafla 20. LPM_COMPARE IP kjarnafæribreytur

Nafn færibreytu

Tegund

Áskilið

LPM_WIDTH

Heiltala Já

LPM_REPRESENTATION

Strengur

Nei

LPM_PIPELINE

Heiltala nr

LPM_HINT

Strengur

Nei

Lýsing
Tilgreinir breidd dataa[] og datab[] tengisins.
Tilgreinir tegund samanburðar sem framkvæmdur er. Gildi eru UNDIRRITUÐ og ÓUNDIRRITAÐ. Ef því er sleppt er sjálfgefið gildi UNSIGNED. Þegar þetta færibreytugildi er stillt á SIGNED, túlkar samanburðartækið gagnainntakið sem viðbót með undirrituðum tveimur.
Tilgreinir fjölda klukkulota leynd sem tengist alb, aeb, agb, ageb, aleb eða aneb úttakinu. Gildi núll (0) gefur til kynna að engin leynd sé til staðar og að eingöngu samsett aðgerð verði sýnd. Ef því er sleppt er sjálfgefið gildi 0 (ekki með pípulínum).
Gerir þér kleift að tilgreina Intel-sérstakar færibreytur í VHDL hönnun files (.vhd). Sjálfgefið gildi er ÓNOTAÐ.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 28

Sendu athugasemdir

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
Heiti færibreytu LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Sláðu inn strengstreng
Strengur

Áskilið nr
Nei

Lýsing
Auðkennir safnheiti einingar (LPM) einingar í VHDL hönnun files.
Þessi færibreyta er notuð í líkanagerð og atferlishermi. Færuforritið reiknar út gildið fyrir þessa færibreytu.
Intel-sértæk færibreyta. Þú verður að nota LPM_HINT færibreytuna til að tilgreina ONE_INPUT_IS_CONSTANT færibreytuna í VHDL hönnun files. Gildin eru JÁ, NEI eða ÓNOTAÐ. Veitir meiri hagræðingu ef inntak er stöðugt. Ef því er sleppt er sjálfgefið gildi NO.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 29

683490 | 2020.10.05 Senda athugasemd

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna

Mynd 6.

Intel veitir ALTECC IP kjarna til að innleiða ECC virkni. ECC skynjar skemmd gögn sem eiga sér stað á móttakarahliðinni við gagnaflutning. Þessi villuleiðréttingaraðferð hentar best fyrir aðstæður þar sem villur eiga sér stað af handahófi frekar en í hraðaupphlaupum.

ECC greinir villur í gegnum gagnakóðun og umskráningu. Til dæmisample, þegar ECC er notað í sendingarforriti, eru gögn lesin úr upprunanum kóðuð áður en þau eru send til viðtakandans. Úttakið (kóðaorðið) frá kóðaranum samanstendur af hrágögnum sem fylgja með fjölda jöfnunarbita. Nákvæmur fjöldi jöfnunarbita sem bætt er við fer eftir fjölda bita í inntaksgögnunum. Kóðaorðið sem búið er til er síðan sent á áfangastaðinn.

Móttakandinn tekur við kóðaorðinu og afkóðar það. Upplýsingar sem afkóðarinn aflar ákvarða hvort villa greinist. Afkóðarinn skynjar einsbita og tvíbita villur, en getur aðeins lagað einsbita villur í skemmdum gögnum. Þessi tegund af ECC er ein villuleiðrétting tvöföld villa uppgötvun (SECDED).

Þú getur stillt kóðara og afkóðaraaðgerðir ALTECC IP kjarnans. Gagnainntakið í kóðarann er umritað til að búa til kóðaorð sem er sambland af gagnainntakinu og mynduðu jöfnunarbitunum. Kóðaorðið sem myndað er er sent til afkóðaeiningarinnar til afkóðun rétt áður en það kemur á áfangastað. Afkóðarinn býr til heilkennisvigur til að ákvarða hvort einhver villa sé í mótteknu kóðaorði. Afkóðarinn leiðréttir gögnin aðeins ef einbita villan er frá gagnabitunum. Ekkert merki er merkt ef einbita villan er frá jöfnunarbitunum. Afkóðarinn er einnig með fánamerki til að sýna stöðu móttekinna gagna og aðgerða sem afkóðarinn grípur til, ef einhver er.

Eftirfarandi myndir sýna tengin fyrir ALTECC IP kjarnann.

ALTECC kóðara tengi

ALTECC_ENCODER

gögn[]

q[]

klukka

aclr

inst

ISO 9001:2015 Skráð

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna 683490 | 2020.10.05

Mynd 7. ALTECC Decoder Ports

ALTECC_DECODER

gögn[] klukka klukka

q[] villa_greind villa_leiðrétt
err_fatal

aclr

inst

7.1. ALTECC kóðara eiginleikar

ALTECC kóðara IP kjarninn býður upp á eftirfarandi eiginleika: · Framkvæmir gagnakóðun með því að nota Hamming kóðakerfið · Styður gagnabreidd upp á 2 bita · Styður táknað og óundirritað gagnaframsetningarsnið · Styður leiðslur með úttaksleynd annaðhvort einn eða tvo klukkulotur · Styður valfrjálst ósamstilltur skýr og klukka gera höfn

ALTECC kóðara IP kjarninn tekur inn og umritar gögnin með því að nota Hamming kóðakerfið. Hamming kóðunarkerfið dregur út jöfnunarbitana og bætir þeim við upprunalegu gögnin til að framleiða úttakskóðaorðið. Fjöldi jöfnunarbita sem bætt er við fer eftir breidd gagnanna.

Eftirfarandi tafla sýnir fjölda jöfnunarbita sem bætt er við fyrir mismunandi svið gagnabreidda. Dálkurinn Heildarbitar táknar heildarfjölda inntaksgagnabita og bættra jöfnunarbita.

Tafla 21.

Fjöldi jöfnunarbita og kóðaorðs samkvæmt gagnabreidd

Gagnabreidd

Fjöldi jöfnunarbita

Heildarbitar (kóðaorð)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Jöfnunarbitaafleiðingin notar jöfnunarprófun. 1 bitinn til viðbótar (sýndur í töflunni sem +1) er bætt við jöfnunarbitana sem MSB kóðaorðsins. Þetta tryggir að kóðaorðið hafi slétta tölu 1. Til dæmisample, ef gagnabreiddin er 4 bitar, er 4 jöfnunarbitum bætt við gögnin til að verða kóðaorð með samtals 8 bitum. Ef 7 bitar úr LSB 8-bita kóðaorðsins eru með oddatölu 1, þá er 8. biti (MSB) kóðaorðsins 1 sem gerir heildarfjölda 1 í kóðaorðinu jafn.
Eftirfarandi mynd sýnir útbúið kóðaorð og fyrirkomulag jöfnunarbita og gagnabita í 8 bita gagnainntaki.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 31

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna 683490 | 2020.10.05

Mynd 8.

Jafnvægisbita og gagnabitafyrirkomulag í 8-bita mynduðu kóðaorði

MSB

LSB

4 jöfnunarbitar

4 gagnabitar

ALTECC kóðara IP kjarna tekur aðeins við inntaksbreiddum 2 til 64 bita í einu. Inntaksbreidd 12 bita, 29 bita og 64 bita, sem henta fullkomlega fyrir Intel tæki, búa til úttak upp á 18 bita, 36 bita og 72 bita í sömu röð. Þú getur stjórnað takmörkun bitavals í færibreyturitlinum.

7.2. Verilog HDL frumgerð (ALTECC_ENCODER)
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát altecc_encoder #( færibreyta intended_device_family = „ónotað“, færibreytan lpm_pipeline = 0, færibreytan width_codeword = 8, færibreytan width_dataword = 8, færibreytan lpm_type = „altecc_encoder“, færibreytan lpm_hint = „ónotuð“) (inntaksvíraklukka, inntaksvírsnúra, inntaksvír vírklukka, inntaksvír [width_dataword-1:0] gögn, úttaksvír [width_codeword-1:0] q); endaeining

7.3. Verilog HDL frumgerð (ALTECC_DECODER)
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) lpm.v í edasynthesis skrá.
mát altecc_decoder #( færibreyta intended_device_family = „ónotað“, færibreytan lpm_pipeline = 0, færibreytan width_codeword = 8, færibreytan width_dataword = 8, færibreytan lpm_type = „altecc_decoder“, færibreytan lpm_hint = „ónotuð“) (inntaksvíraklukka, inntaksvírsnúra, inntaksvír wire clocken, input wire [width_codeword-1:0] data, output wire err_corrected, output wire err_detected, outout wire err_fatal, output wire [width_dataword-1:0] q); endaeining

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 32

Sendu athugasemdir

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna 683490 | 2020.10.05
7.4. VHDL íhlutayfirlýsing (ALTECC_ENCODER)
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) altera_mf_components.vhd í librariesvhdlaltera_mf skrá.
component altecc_encoder almenn (tilætluð_tæki_fjölskylda:strengur:= „ónotaður“; lpm_pipeline:náttúrulegur:= 0; width_codeword:náttúrulegur:= 8; width_dataword:natural:= 8; lpm_hint:strengur:= „ÓNOTAÐ:“; _pm_coderte ”); port (aclr:in std_logic:= '0'; klukka:in std_logic:= '0'; clocken:in std_logic:= '1'; gögn:in std_logic_vector(width_dataword-1 niður í 0); q:out std_logic_vector(width_codeword -1 niður í 0)); endahluti;
7.5. VHDL íhlutayfirlýsing (ALTECC_DECODER)
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) altera_mf_components.vhd í librariesvhdlaltera_mf skrá.
component altecc_decoder almenn (tilætluð_tæki_fjölskylda:strengur:= „ónotaður“; lpm_pipeline:náttúrulegur:= 0; width_codeword:náttúrulegur:= 8; width_dataword:natural:= 8; lpm_hint:strengur:= „ÓNOTAÐ:“; _pm_coderte ”); port(aclr:in std_logic:= '0'; klukka:in std_logic:= '0'; clocken:in std_logic:= '1'; gögn:in std_logic_vector(width_codeword-1 niður í 0); err_leiðrétt: út std_logic; err_detected : út std_logic; q:out std_logic_vector (width_dataword-1 niður í 0); syn_e: out std_logic); endahluti;
7.6. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN altera_mf; NOTA altera_mf.altera_mf_components.all;
7.7. Kóðunartengi
Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir ALTECC kóðara IP kjarna.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 33

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna 683490 | 2020.10.05

Tafla 22. Inntakstengi fyrir ALTECC kóðara

Höfn nafn

Áskilið

Lýsing

gögn[]

Já

Gagnainntakshöfn. Stærð inntaksportsins fer eftir WIDTH_DATAWORD

færibreytugildi. Gagnagáttin [] inniheldur hrá gögnin sem á að kóða.

klukka

Já

Klukkuinntakstengi sem gefur klukkumerkið til að samstilla kóðun.

Klukkutengið er krafist þegar LPM_PIPELINE gildið er meira en 0.

klukka

Nei

Klukka virkja. Ef því er sleppt er sjálfgefið gildi 1.

aclr

Nei

Ósamstilltur skýr inntak. Virka háa aclr merki er hægt að nota hvenær sem er til

hreinsaðu skrárnar ósamstilltur.

Tafla 23. Úttakstengi fyrir ALTECC kóðara

Gáttarheiti q[]

Áskilið Já

Lýsing
Kóðuð gagnaúttaksport. Stærð úttaksportsins fer eftir WIDTH_CODEWORD færibreytugildinu.

7.8. Afkóðartengi

Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir ALTECC afkóðara IP kjarna.

Tafla 24. Inntakstengi fyrir ALTECC afkóðara

Höfn nafn

Áskilið

Lýsing

gögn[]

Já

Gagnainntakshöfn. Stærð inntaksportsins fer eftir WIDTH_CODEWORD færibreytugildinu.

klukka

Já

Klukkuinntakstengi sem gefur klukkumerkið til að samstilla kóðun. Klukkutengið er krafist þegar LPM_PIPELINE gildið er meira en 0.

klukka

Nei

Klukka virkja. Ef því er sleppt er sjálfgefið gildi 1.

aclr

Nei

Ósamstilltur skýr inntak. Hægt er að nota virka háa aclr merkið hvenær sem er til að hreinsa skrárnar ósamstilltur.

Tafla 25. ALTECC Decoder Output Ports

Gáttarheiti q[]

Áskilið Já

Lýsing
Afkóðuð gagnaúttaksport. Stærð úttaksportsins fer eftir WIDTH_DATAWORD færibreytugildinu.

err_detected Já

Fánamerki til að endurspegla stöðu móttekinna gagna og tilgreina allar villur sem fundust.

err_righte Já d

Fánamerki til að endurspegla stöðu móttekinna gagna. Táknar einbita villu sem fannst og leiðrétt. Þú getur notað gögnin vegna þess að þau hafa þegar verið leiðrétt.

err_fatal

Já

Fánamerki til að endurspegla stöðu móttekinna gagna. Táknar tvíbita villu sem fannst, en ekki leiðrétt. Þú mátt ekki nota gögnin ef þetta merki er fullyrt.

syn_e

Nei

Úttaksmerki sem verður hátt í hvert sinn sem einbita villa greinist á jöfnuði

bita.

7.9. Kóðunarfæribreytur
Eftirfarandi tafla sýnir færibreytur fyrir ALTECC kóðara IP kjarna.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 34

Sendu athugasemdir

7. ALTECC (villuleiðréttingarkóði: kóðari/afkóðari) IP kjarna 683490 | 2020.10.05

Tafla 26. færibreytur ALTECC kóðara

Nafn færibreytu

Tegund

Áskilið

Lýsing

WIDTH_DATAWORD

Heiltala Já

Tilgreinir breidd hrágagnanna. Gildin eru frá 2 til 64. Ef þeim er sleppt er sjálfgefið gildi 8.

WIDTH_CODEWORD

Heiltala Já

Tilgreinir breidd samsvarandi kóðaorðs. Gild gildi eru frá 6 til 72, að undanskildum 9, 17, 33 og 65. Ef þeim er sleppt er sjálfgefið gildi 13.

LPM_PIPELINE

Heiltala nr

Tilgreinir leiðsluna fyrir hringrásina. Gildin eru frá 0 til 2. Ef gildið er 0 eru höfnin ekki skráð. Ef gildið er 1 eru úttaksportin skráð. Ef gildið er 2 eru inntaks- og úttaksportin skráð. Ef því er sleppt er sjálfgefið gildi 0.

7.10. Afkóðara færibreytur

Eftirfarandi tafla sýnir ALTECC afkóðara IP kjarna færibreytur.

Tafla 27. færibreytur ALTECC afkóðara

Heiti færibreytu WIDTH_DATAWORD

Sláðu inn heiltala

Áskilið

Lýsing

Já

Tilgreinir breidd hrágagnanna. Gildin eru 2 til 64. The

sjálfgefið gildi er 8.

WIDTH_CODEWORD

Heiltala

Já

Tilgreinir breidd samsvarandi kóðaorðs. Gildin eru 6

til 72, að undanskildum 9, 17, 33 og 65. Ef því er sleppt er sjálfgefið gildi

er 13.

LPM_PIPELINE

Heiltala

Nei

Tilgreinir skrá yfir hringrásina. Gildin eru frá 0 til 2. Ef

gildi er 0, engin skrá er útfærð. Ef gildið er 1, er

framleiðsla er skráð. Ef gildið er 2, bæði inntakið og

framleiðsla er skráð. Ef gildið er meira en 2, til viðbótar

skrár eru útfærðar við úttak fyrir viðbótar

töf. Ef því er sleppt er sjálfgefið gildi 0.

Búðu til 'syn_e' tengi

Heiltala

Nei

Kveiktu á þessari færibreytu til að búa til syn_e tengi.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 35

683490 | 2020.10.05 Senda athugasemd

8. Intel FPGA Multiply Adder IP Core

Mynd 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki) eða ALTERA_MULT_ADD (Arria V, Stratix V og Cyclone V tæki) IP kjarni gerir þér kleift að innleiða margfaldara-adder.

Eftirfarandi mynd sýnir tengi fyrir Intel FPGA Multiply Adder eða ALTERA_MULT_ADD IP kjarna.

Intel FPGA Multiply Adder eða ALTERA_MULT_ADD tengi

Intel FPGA Multiply Adder eða ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] klukka0 klukka1 klukka2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] niðurstaða[]

aclr0 aclr1

inst
Margfaldari-adder tekur við pör af inntak, margfaldar gildin saman og bætir síðan við eða dregur frá afurðum allra annarra pöra.
Ef allar breidd inntaksgagna eru 9 bita á breidd eða minni, notar aðgerðin 9 x 9 bita inntaksmargfaldara stillingu í DSP blokkinni fyrir tæki sem styðja 9 x 9 stillingar. Ef ekki, notar DSP blokkin 18 × 18 bita inntaksmargfaldara til að vinna úr gögnum með breidd á milli 10 bita og 18 bita. Ef margir Intel FPGA Multiply Adder eða ALTERA_MULT_ADD IP kjarna koma fyrir í hönnun, er aðgerðunum dreift til sem

ISO 9001:2015 Skráð

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
margar mismunandi DSP blokkir og mögulegt er svo að leið til þessara blokka sé sveigjanlegri. Færri margfaldarar á hverja DSP blokk leyfa fleiri leiðarval inn í blokkina með því að lágmarka slóðir til restarinnar af tækinu.
Skrárnar og auka leiðsluskrárnar fyrir eftirfarandi merki eru einnig settar inni í DSP blokkinni: · Gagnainntak · Undirritað eða óundirritað velja · Bæta við eða draga frá velja · Afurðir margfaldara
Þegar um er að ræða úttaksniðurstöðu er fyrsta skráin sett í DSP blokkina. Hins vegar eru auka leynd skrárnar settar í rökfræðilega þætti utan reitsins. Jaðartæki við DSP blokkina, þar á meðal gagnainntak til margfaldarans, stjórnmerkjainntak og úttak viðbótarinnar, notaðu reglulega leið til að hafa samskipti við restina af tækinu. Allar tengingar í aðgerðinni nota sérstaka leið inni í DSP blokkinni. Þessi sérstaka leið inniheldur vaktaskrárkeðjur þegar þú velur þann möguleika að færa skráð inntaksgögn margfaldara úr einum margfaldara yfir í aðliggjandi margfaldara.
Fyrir frekari upplýsingar um DSP blokkir í hvaða Stratix V og Arria V tækjaröð sem er, sjá kaflann DSP Blocks í viðkomandi handbókum á bókmennta- og tækniskjölunum.
Tengdar upplýsingar AN 306: Innleiðing margfaldara í FPGA tæki
Veitir frekari upplýsingar um útfærslu margfaldara með DSP og minnisblokkum í Intel FPGA tækjum.
8.1. Eiginleikar
Intel FPGA Multiply Adder eða ALTERA_MULT_ADD IP kjarna býður upp á eftirfarandi eiginleika: · Myndar margfaldara til að framkvæma margföldunaraðgerðir af tveimur flóknum
tölur Athugið: Þegar byggt er upp margfaldara stærri en innbyggt studd stærð getur/
mun hafa áhrif á frammistöðu sem stafar af því að DSP kubbarnir falla saman. · Styður gagnabreidd upp á 1 256 bita · Styður táknað og óundirritað gagnaframsetningarsnið · Styður leiðslur með stillanlegum innsláttartíðni · Býður upp á möguleika á að skipta á virkan hátt á milli undirritaðs og óundirritaðs gagnastuðnings · Veitir möguleika á að skipta á virkan hátt á milli viðbótar- og frádráttaraðgerða · Styður valfrjálst ósamstilltur og samstilltur hreinsaður og klukkuvirkjaður inntakstengi · Styður slagbils seinkaskráningarham · Styður forálagsstuðla með 8 forhleðslustuðlum á margfaldara · Styður forhleðslufasta til að bæta við endurgjöf rafgeyma

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Forbættari
Með forálagningu er bætt við eða dregið frá áður en margfaldarinn er fóðraður.
Það eru fimm forbættarstillingar: · Einföld stilling · Stuðlastilling · Inntaksstilling · Ferningsstilling · Stöðug stilling

Athugið:

Þegar pre-adder er notað (pre-adder stuðull/inntak/ferningur háttur) verða öll gagnainntak margfaldarans að hafa sömu klukkustillingu.

8.1.1.1. Einföld stilling fyrir viðbót

Í þessum ham koma báðar operandarnir frá inntakstengunum og foradder er ekki notað eða framhjá. Þetta er sjálfgefin stilling.

Mynd 10. Einfaldur háttur fyrir bæti
a0 b0

Mult0

niðurstöðu

8.1.1.2. Pre-adder Coefficient Mode
Í þessum ham kemur einn margföldunaroperand frá foraddernum og hinn operandinn kemur frá innri stuðlageymslunni. Stuðlageymslurýmið leyfir allt að 8 forstillta fasta. Stuðlavalsmerkin eru coefsel[0..3].
Þessi háttur kemur fram í eftirfarandi jöfnu.

Eftirfarandi sýnir forálagningarstuðulstillingu margfaldara.

Mynd 11. Pre-adder Coefficient Mode

Forritari

Mult0

+/-

niðurstöðu

coefsel0 coef

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 38

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Pre-adder Input Mode Í þessari stillingu kemur einn margföldunaroperand frá foraddernum og hinn operandinn kemur frá datac[] inntaksportinu. Þessi háttur kemur fram í eftirfarandi jöfnu.

Eftirfarandi sýnir innsláttarstillingu forviðbótar margfaldara.

Mynd 12. Pre-adder Input Mode
a0 b0

Mult0

+/-

niðurstöðu

8.1.1.4. Pre-adder Square Mode Þessi háttur er settur fram í eftirfarandi jöfnu.

Eftirfarandi sýnir forálagningarferningsham tveggja margfaldara.

Mynd 13. Pre-adder Square Mode
a0 b0

Mult0

+/-

niðurstöðu

8.1.1.5. Constant Mode fyrirfram
Í þessum ham kemur ein margföldunaroperand frá inntaksgáttinni og hinn operandinn kemur frá innri stuðlageymslunni. Stuðlageymslurýmið leyfir allt að 8 forstillta fasta. Stuðlavalsmerkin eru coefsel[0..3].
Þessi háttur kemur fram í eftirfarandi jöfnu.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Eftirfarandi mynd sýnir fastastillingu fyrir samlagningu margfaldara.

Mynd 14. Constant Mode fyrirfram-adder
a0

Mult0

niðurstöðu

coefsel0
coef
8.1.2. Systolic Delay Register
Í slagbilsarkitektúr eru inntaksgögnin færð inn í hlaup af skrám sem virka sem gagnabuffi. Hver skrá gefur inntak sample í margfaldara þar sem hann er margfaldaður með viðkomandi stuðli. Keðjuviðbótinn geymir smám saman samanlagðar niðurstöður úr margfaldaranum og áður skráða niðurstöðu frá inntaksgátt keðju[] til að mynda lokaniðurstöðuna. Seinka verður hverri margföldunar-add-einingu um eina lotu þannig að niðurstöðurnar samstillist á viðeigandi hátt þegar þær eru lagðar saman. Hver seinkun í röð er notuð til að takast á við bæði stuðlaminnið og gagnaminnið fyrir viðkomandi margföldunar-add-einingar. Til dæmisample, ein töf fyrir annað margföldunareininguna, tvær tafir fyrir þriðja margföldunareininguna og svo framvegis.
Mynd 15. Systolic Registers
Slaglaga skrár

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) táknar niðurstöður úr samfelldum straumi inntaks samples og y(t)
táknar samantekt á mengi inntaks samples, og með tímanum, margfaldað með þeirra
viðkomandi stuðla. Bæði inntaks- og úttaksniðurstöðurnar flæða frá vinstri til hægri. c(0) til c(N-1) táknar stuðlana. Slagbilsseinkunarskrárnar eru táknaðar með S-1, en 1 táknar eina klukkutöf. Slagbils seinkaskrám er bætt við kl
inntak og úttak fyrir leiðslur á þann hátt sem tryggir niðurstöður úr
margfaldaraoperand og uppsafnaðar upphæðir haldast í takt. Þessi vinnsluþáttur
er endurtekið til að mynda hringrás sem reiknar út síunaraðgerðina. Þessi aðgerð er
fram í eftirfarandi jöfnu.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 40

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N táknar fjölda gagnalota sem hafa farið inn í safnið, y(t) táknar úttak á tíma t, A(t) táknar inntak á tíma t og B(i) eru stuðlar. t og i í jöfnunni samsvara ákveðnu augnabliki í tíma, þannig að reikna út úttakið sample y(t) á tíma t, hópur inntaks samples á N mismunandi tímapunktum, eða A(n), A(n-1), A(n-2), … A(n-N+1) er krafist. Hópurinn af N inntak samples eru margfölduð með N stuðlum og lögð saman til að mynda lokaniðurstöðuna y.
Systolic register arkitektúr er aðeins í boði fyrir summu-af-2 og summa-af-4 stillingar. Fyrir báðar slagbilsskrárarkitektúrhamana þarf fyrsta keðjumerkið að vera bundið við 0.
Eftirfarandi mynd sýnir útfærslu slagbils seinkaskrár 2 margfaldara.
Mynd 16. Innleiðing á slagbilsseinkingarskrá 2 margfaldara
keðja

Mult0

+/-

Mult1

+/-

niðurstöðu
Summa tveggja margfaldara er gefin upp í eftirfarandi jöfnu.
Eftirfarandi mynd sýnir útfærslu slagbils seinkaskrár 4 margfaldara.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Mynd 17. Innleiðing á slagbilsseinkingarskrá 4 margfaldara
keðja

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

niðurstöðu
Summa fjögurra margfaldara er gefin upp í eftirfarandi jöfnu. Mynd 18. Summa 4 margfaldara
Eftirfarandi sýnir advantagútfærslur á slagbilsskrárútfærslu: · Dregur úr DSP auðlindanotkun · Gerir skilvirka kortlagningu í DSP blokkinni með því að nota keðjuviðbótaruppbygginguna

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 42

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Forhleðsla Constant
Forhleðslufastinn stjórnar rafsöfnunaraðgerðinni og bætir við endurgjöf rafgeymisins. Gilt LOADCONST_VALUE er á bilinu 0. Fasta gildið er jafnt og 64N, þar sem N = LOADCONST_VALUE. Þegar LOADCONST_VALUE er stillt á 2 er fasta gildið jafnt og 64. Þessa aðgerð er hægt að nota sem hlutdræg námundun.
Eftirfarandi mynd sýnir stöðuga útfærslu fyrir hleðslu.
Mynd 19. Pre-load Constant

Viðbrögð við rafgeymi

fastur

Mult0

+/-

Mult1

+/b1

niðurstöðu

accum_sload load_accum

Sjá eftirfarandi IP-kjarna fyrir aðrar margföldunarútfærslur: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Tvöfaldur rafgeymir
Tvöfaldur rafsöfnunareiginleikinn bætir við viðbótarskrá í endurgjöf rafgeymisins. Tvöfaldur rafgeymiraskráin fylgir úttaksskránni, sem inniheldur klukkuna, klukkuvirkjun og aclr. Viðbótarsafnaskráin skilar niðurstöðu með eins lotu seinkun. Þessi eiginleiki gerir þér kleift að hafa tvær safnrásir með sama fjölda auðlinda.
Eftirfarandi mynd sýnir útfærslu tvöfalda rafgeymisins.

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Mynd 20. Tvöfaldur rafgeymir

Double Accu mulator Register

Uppsöfnun endurgjöf

Mult0

+/-

Mult1

+/b1

Úttaksniðurstaða Úttaksskrá

8.2. Verilog HDL frumgerð
Þú getur fundið Intel FPGA Multiply Adder eða ALTERA_MULT_ADD Verilog HDL frumgerð file (altera_mult_add_rtl.v) í librariesmegafunctions skrá.
8.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL hluti er staðsett í altera_lnsim_components.vhd í librariesvhdl altera_lnsim skrá.
8.4. VHDL LIBRARY_USE Yfirlýsing
VHDL LIBRARY-USE yfirlýsingin er ekki nauðsynleg ef þú notar VHDL Component Declaration.
BÓKASAFN altera_mf; NOTA altera_mf.altera_mf_components.all;

8.5. Merki

Eftirfarandi töflur sýna inntaks- og úttaksmerki Multiply Adder Intel FPGA IP eða ALTERA_MULT_ADD IP kjarna.

Tafla 28. Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD inntaksmerki

Merki

Áskilið

Lýsing

dataa_0[]/dataa_1[]/

Já

dataa_2[]/dataa_3[]

Gagnainntak í margfaldara. Inntakstengi [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] á breidd
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 44

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Merki datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] klukka[1:0] aclr[1:0] sclr[1:0] ena [1:0] merki
signb
scanina[] accum_sload

Áskilið Já Nei
Nei Nei Nei Nei Nei
Nei
Nei Nei

Lýsing
Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur upp X gildi fyrir þessi merki er X gildið dreift á úttaksmerkjunum.
Gagnainntak í margfaldara. Inntaksmerki [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] breitt Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum.
Gagnainntak í margfaldara. Inntaksmerki [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] vítt Veldu INNPUT fyrir Veldu forfararstillingu til að virkja þessi merki. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum.
Klukkuinntakstengi í samsvarandi skrá. Þetta merki er hægt að nota af hvaða skrá sem er í IP kjarnanum. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum.
Ósamstilltur hreinsaður inntak í samsvarandi skrá. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum.
Samstillt hreint inntak í samsvarandi skrá. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi X fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum
Virkjaðu merki inntak í samsvarandi skrá. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þessi merki. Þegar þú gefur X gildi fyrir þessi merki, er X gildið dreift á úttaksmerkjunum.
Tilgreinir tölulega framsetningu margföldunarinntaks A. Ef táknmerki er hátt, meðhöndlar margfaldarinn margföldunarinntak A merki sem táknaða tölu. Ef merki merki er lágt, margfaldarinn meðhöndla margfaldara inntak A merki sem ómerkt númer. Veldu VARIABLE fyrir Hvað er framsetningarsnið fyrir margfaldara A inntaksfæribreytu til að virkja þetta merki. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Tilgreinir tölulega framsetningu margföldunarinntaks B merkisins. Ef merkib merki er hátt, meðhöndlar margfaldarinn margföldunarinntak B merki sem viðhljóðanúmer tveggja táknaðs. Ef merki b er lágt, meðhöndlar margfaldarinn margföldunarinntak B merki sem ómerkta tölu. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Inntak fyrir skannakeðju A. Inntaksmerki [WIDTH_A – 1, … 0] breitt. Þegar INPUT_SOURCE_A færibreytan hefur gildið SCANA, þarf scanina[] merkið.
Tilgreinir á breytilegan hátt hvort safngildið sé stöðugt. Ef accum_sload merki er lágt, þá er margföldunarúttakið hlaðið inn í safnið. Ekki nota accum_sload og sload_accum samtímis.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Merkjahleðsla_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Áskilið nr
Nei Nei
Nei
Nei Nei Nei Nei

Lýsing
Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Tilgreinir á breytilegan hátt hvort safngildið sé stöðugt. Ef sload_accum merkið er hátt, þá er margföldunarúttakið hlaðið inn í safnið. Ekki nota accum_sload og sload_accum samtímis. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Adder niðurstöðu inntaksrúta frá fyrri stage. Inntaksmerki [WIDTH_CHAININ – 1, … 0] breitt.
Framkvæmdu samlagningu eða frádrátt við úttakið frá fyrsta margfaldaraparinu. Inntak 1 til addnsub1 merki til að bæta við úttakinu frá fyrsta margfaldaraparinu. Inntak 0 til addnsub1 merki til að draga úttakið frá fyrsta margfaldaraparinu. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Framkvæmdu samlagningu eða frádrátt við úttakið frá fyrsta margfaldaraparinu. Inntak 1 til addnsub3 merki til að bæta við úttakinu frá öðru margfaldaraparinu. Inntak 0 til addnsub3 merki til að draga úttakið frá fyrsta margfaldaraparinu. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Stuðlainntaksmerki[0:3] í fyrsta margfaldara. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Stuðlainntaksmerki[0:3] í annan margfaldara. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Stuðlainntaksmerki[0:3] í þriðja margfaldara. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.
Stuðullinntaksmerki [0:3] í fjórða margfaldara. Hermilíkanið fyrir þessa IP styður óákveðið inntaksgildi (X) fyrir þetta merki. Þegar þú gefur upp X gildi fyrir þetta inntak er X gildið dreift á úttaksmerkjunum.

Tafla 29. Multiply Adder Intel FPGA IP Output Signals

Merki

Áskilið

Lýsing

niðurstaða []

Já

Margfaldara úttaksmerki. Úttaksmerki [WIDTH_RESULT – 1 … 0] breitt

Hermilíkanið fyrir þessa IP styður óákveðið úttaksgildi (X). Þegar þú gefur upp X gildi sem inntak er X gildið dreift á þessu merki.

scanouta []

Nei

Úttak skannakeðju A. Úttaksmerki [WIDTH_A – 1..0] breitt.

Veldu fleiri en 2 fyrir fjölda margfaldara og veldu Skanna keðjuinntak fyrir Hvað er inntak A margfaldarans sem er tengdur við færibreytuna til að virkja þetta merki.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 46

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Breytur

8.6.1. Almennt Tab

Tafla 30. Almennt Tab

Parameter

IP mynduð færibreyta

Gildi

Hver er fjöldi margfaldara?

fjöldi_m 1 – 4 dulkarnir

Hversu breiðar ættu A width_a inntaksrúturnar að vera?

1 – 256

Hversu breiðar ættu B width_b inntaksrúturnar að vera?

1 – 256

Hversu breiður ætti „niðurstöðu“ úttaksrútan að vera?

width_result

1 – 256

Búðu til tengda klukkuvirkjun fyrir hverja klukku

gui_associate On d_clock_enabl Off e

8.6.2. Aukastillingar Flipi

Tafla 31. Aukastillingar Flipi

Parameter

IP mynduð færibreyta

Gildi

Stilling úttaks

Skráðu úttak bætieiningarinnar

gui_output_re Kveikt

í gær

Slökkt

Hver er uppspretta klukkuinntaks?

gui_output_re gister_clock

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_output_re gister_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_output_re gister_sclr

ENGINN SCLR0 SCLR1

Viðbótaraðgerð

Hvaða aðgerð ætti að framkvæma á úttak fyrsta margfaldaraparsins?

gui_multiplier 1_direction

ADD, SUB, VARIABLE

Sjálfgefið gildi 1
16

Lýsing
Fjöldi margfaldara sem á að leggja saman. Gildin eru 1 upp í 4. Tilgreindu breidd dataa[] gáttarinnar.

Tilgreindu breidd gagnagáttar[].

Tilgreindu breidd niðurstöðu[] gáttarinnar.

Slökkt

Veldu þennan valkost til að búa til klukkuvirkjun

fyrir hverja klukku.

Sjálfgefið gildi

Lýsing

Slökkt klukka0
ENGINN ENGINN

Veldu þennan valkost til að virkja úttaksskrá fyrir viðbótareininguna.
Veldu Clock0 , Clock1 eða Clock2 til að virkja og tilgreina klukkugjafa fyrir úttaksskrár. Þú verður að velja Register output of adder unit til að virkja þessa færibreytu.
Tilgreinir ósamstillta hreinsa uppsprettu fyrir úttaksskrá viðbótarinnar. Þú verður að velja Register output of adder unit til að virkja þessa færibreytu.
Tilgreinir samstillta hreinsa uppsprettu fyrir úttaksskrá fyrir viðbót. Þú verður að velja Register output of adder unit til að virkja þessa færibreytu.

ADD

Veldu samlagningar- eða frádráttaraðgerð til að framkvæma fyrir úttakið milli fyrsta og annars margfaldara.
· Veldu ADD til að framkvæma viðbót.
· Veldu SUB til að framkvæma frádráttaraðgerð.
· Veldu VARIABLE til að nota addnsub1 tengi fyrir kraftmikla samlagningar-/frádráttarstýringu.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP mynduð færibreyta

Gildi

Skráðu 'addnsub1' inntak

gui_addnsub_ On multiplier_reg Off ister1

Hver er uppspretta klukkuinntaks?

gui_addnsub_ multiplier_reg ister1_clock

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_addnsub_ multiplier_aclr 1

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_addnsub_ multiplier_sclr 1

ENGINN SCLR0 SCLR1

Hvaða aðgerð ætti að framkvæma á úttak annars margfaldaraparsins?

gui_multiplier 3_direction

ADD, SUB, VARIABLE

Skráðu 'addnsub3' inntak

gui_addnsub_ On multiplier_reg Off ister3

Hver er uppspretta klukkuinntaks?

gui_addnsub_ multiplier_reg ister3_clock

Klukka0 Klukka1 Klukka2

Sjálfgefið gildi
Slökkt á klukku0 ENGIN ENGIN BÆTA við
Slökkt klukka0

Lýsing
Þegar VARIABLE gildi er valið: · Keyrðu addnsub1 merki í hátt fyrir
viðbótaraðgerð. · Keyrðu addnsub1 merki í lágt fyrir
frádráttaraðgerð. Þú verður að velja fleiri en tvo margfaldara til að virkja þessa færibreytu.
Veldu þennan valkost til að virkja inntaksskrá fyrir addnsub1 tengi. Þú verður að velja VARIABLE fyrir Hvaða aðgerð á að framkvæma á úttak fyrsta margfaldaraparsins til að virkja þessa færibreytu.
Veldu Clock0 , Clock1 eða Clock2 til að tilgreina inntaksklukkumerki fyrir addnsub1 skrána. Þú verður að velja Skrá 'addnsub1' inntak til að virkja þessa færibreytu.
Tilgreinir ósamstillta hreinsa uppsprettu fyrir addnsub1 skrána. Þú verður að velja Skrá 'addnsub1' inntak til að virkja þessa færibreytu.
Tilgreinir samstillta hreinsa uppsprettu fyrir addnsub1 skrána. Þú verður að velja Skrá 'addnsub1' inntak til að virkja þessa færibreytu.
Veldu samlagningar- eða frádráttaraðgerð til að framkvæma fyrir úttakið milli þriðja og fjórða margfaldara. · Veldu ADD til að framkvæma viðbót
aðgerð. · Veldu SUB til að framkvæma frádrátt
aðgerð. · Veldu VARIABLE til að nota addnsub1
port fyrir kraftmikla samlagningar-/frádráttarstýringu. Þegar VARIABLE gildi er valið: · Keyrðu addnsub1 merki á hátt fyrir samlagningaraðgerð. · Keyrðu addnsub1 merki í lágt fyrir frádráttaraðgerð. Þú verður að velja gildið 4 fyrir Hver er fjöldi margfaldara? til að virkja þessa færibreytu.
Veldu þennan valkost til að virkja inntaksskrá fyrir addnsub3 merki. Þú verður að velja VARIABLE fyrir Hvaða aðgerð ætti að framkvæma á úttak annars margfaldaraparsins til að virkja þessa færibreytu.
Veldu Clock0 , Clock1 eða Clock2 til að tilgreina inntaksklukkumerki fyrir addnsub3 skrána. Þú verður að velja Register 'addnsub3' inntak til að virkja þessa færibreytu.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 48

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Hver er uppspretta ósamstilltra skýrs inntaks?

IP mynduð færibreyta

Gildi

gui_addnsub_ multiplier_aclr 3

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_addnsub_ multiplier_sclr 3

ENGINN SCLR0 SCLR1

Pólun virkja `use_subadd'

gui_use_subn Kveikt

bæta við

Slökkt

8.6.3. Margfaldarar Tab

Tafla 32. Margfaldarar Tab

Parameter

IP mynduð færibreyta

Gildi

Hvað er

gui_represent

framsetning snið ation_a

fyrir margfaldara A inntak?

UNDIRRITAÐUR, ÓUNDIRRITAÐUR, Breytilegur

Skráðu 'signa' inntak

gui_register_s Kveikt

igna

Slökkt

Hver er uppspretta klukkuinntaks?

gui_register_s igna_clock

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_register_s igna_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_register_s igna_sclr

ENGINN SCLR0 SCLR1

Hvað er

gui_represent

framsetning snið ation_b

fyrir margfaldara B inntak?

UNDIRRITAÐUR, ÓUNDIRRITAÐUR, Breytilegur

Skráðu 'signb' inntak

gui_register_s Kveikt

ignb

Slökkt

Sjálfgefið gildi EKKERT
ENGIN

Lýsing
Tilgreinir ósamstillta hreinsa uppsprettu fyrir addnsub3 skrána. Þú verður að velja Skrá 'addnsub3' inntak til að virkja þessa færibreytu.
Tilgreinir samstillta hreinsa uppsprettu fyrir addnsub3 skrána. Þú verður að velja Register 'addnsub3' inntak til að virkja þessa færibreytu.

Slökkt

Veldu þennan valkost til að snúa aðgerðinni við

af addnsub inntakstengi.

Keyrðu addnsub í hátt fyrir frádráttaraðgerð.

Keyrðu addnsub í lágmark fyrir viðbótaaðgerð.

Sjálfgefið gildi

Lýsing

UNSIGNED Tilgreindu framsetningarsnið fyrir margfaldara A inntak.

Slökkt

Veldu þennan valkost til að virkja skilti

skrá sig.

Þú verður að velja VARIABLE gildi fyrir Hvert er framsetningarsnið fyrir margfaldara A inntak? færibreytu til að virkja þennan valkost.

Klukka0

Veldu Klukka0, Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerki fyrir merkjaskrá.
Þú verður að velja Register `signa' inntak til að virkja þessa færibreytu.

ENGIN

Tilgreinir ósamstillta skýra uppsprettu fyrir merkjaskrána.
Þú verður að velja Register `signa' inntak til að virkja þessa færibreytu.

ENGIN

Tilgreinir samstillta skýra uppsprettu fyrir merkjaskrána.
Þú verður að velja Register `signa' inntak til að virkja þessa færibreytu.

UNSIGNED Tilgreindu framsetningarsnið fyrir margfaldara B inntak.

Slökkt

Veldu þennan valkost til að virkja skilti

skrá sig.

áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP mynduð færibreyta

Gildi

Sjálfgefið gildi

Hver er uppspretta klukkuinntaks?

gui_register_s ignb_clock

Klukka0 Klukka1 Klukka2

Klukka0

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_register_s ignb_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_register_s ignb_sclr

ENGINN SCLR0 SCLR1

Inntaksstilling
Skráðu inntak A margfaldarans
Hver er uppspretta klukkuinntaks?

gui_input_reg Kveikt

ister_a

Slökkt

gui_input_reg ister_a_clock

Klukka0 Klukka1 Klukka2

ENGINN ENGINN
Slökkt klukka0

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_input_reg ister_a_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_input_reg ister_a_sclr

ENGINN SCLR0 SCLR1

Skráðu inntak B margfaldarans
Hver er uppspretta klukkuinntaks?

gui_input_reg Kveikt

ister_b

Slökkt

gui_input_reg ister_b_clock

Klukka0 Klukka1 Klukka2

ENGIN ENGIN Af klukku0

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_input_reg ister_b_aclr

ENGIN ACLR0 ACLR1

ENGIN

Hver er uppspretta samstillts skýrs inntaks?

gui_input_reg ister_b_sclr

ENGINN SCLR0 SCLR1

ENGIN

Við hvað er inntak A margfaldarans tengt?

gui_multiplier Margfaldari inntak Margfaldari

_a_inntak

Skannaðu inntak keðju

Lýsing
Þú verður að velja VARIABLE gildi fyrir Hvert er framsetningarsnið fyrir margfaldara B inntak? færibreytu til að virkja þennan valkost.
Veldu Klukka0 , Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerki fyrir skiltaskrá. Þú verður að velja Register `signb' inntak til að virkja þessa færibreytu.
Tilgreinir ósamstillta skýra uppsprettu fyrir skiltaskrána. Þú verður að velja Register `signb' inntak til að virkja þessa færibreytu.
Tilgreinir samstillta skýra uppsprettu fyrir skiltaskrána. Þú verður að velja Register `signb' inntak til að virkja þessa færibreytu.
Veldu þennan valkost til að virkja inntaksskrá fyrir gögn á inntaksrútu.
Veldu Klukka0 , Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerki skráningar fyrir gögn á inntaksrútu. Þú verður að velja Skrá inntak A margfaldarans til að virkja þessa færibreytu.
Tilgreinir skrá ósamstillta hreinsa uppsprettu fyrir gagnainntaksrútuna. Þú verður að velja Skrá inntak A margfaldarans til að virkja þessa færibreytu.
Tilgreinir samstillta hreinsa uppsprettu skrárinnar fyrir gagnainntaksrútuna. Þú verður að velja Skrá inntak A margfaldarans til að virkja þessa færibreytu.
Veldu þennan valkost til að virkja inntaksskrá fyrir gagnainntaksrútu.
Veldu Klukka0 , Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerki skráningar fyrir gagnainntaksrútu. Þú verður að velja Skrá inntak B margfaldarans til að virkja þessa færibreytu.
Tilgreinir ósamstilltan hreinsa uppsprettu skrárinnar fyrir gagnainntaksrútuna. Þú verður að velja Skrá inntak B margfaldarans til að virkja þessa færibreytu.
Tilgreinir samstilltan hreinsa uppsprettu skrárinnar fyrir gagnainntaksrútuna. Þú verður að velja Skrá inntak B margfaldarans til að virkja þessa færibreytu.
Veldu inntaksgjafa fyrir inntak A margfaldarans.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 50

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP mynduð færibreyta

Gildi

Scanout A Register Configuration

Skráðu úttak skannakeðjunnar

gui_scanouta Á

_skrá

Slökkt

Hver er uppspretta klukkuinntaks?

gui_scanouta _register_klukka k

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_scanouta _register_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_scanouta _register_sclr

ENGINN SCLR0 SCLR1

8.6.4. Forritaraflipi

Tafla 33. Forritari Tab

Parameter

IP mynduð færibreyta

Gildi

Veldu forritaraham

preadder_mo de

EINFALT, COEF, INNPUT, SQUARE, CONSTANT

Sjálfgefið gildi

Lýsing
Veldu Margfaldarinntak til að nota gögn sem inntaksrútu sem uppsprettu margfaldarans. Veldu Skanna keðjuinntak til að nota skannainntaksrútu sem uppsprettu margfaldarans og virkja skannaúttaksrútuna. Þessi færibreyta er tiltæk þegar þú velur 2, 3 eða 4 fyrir Hver er fjöldi margfaldara? breytu.

Af klukku0 ENGIN ENGIN

Veldu þennan valkost til að virkja úttaksskrá fyrir scanouta úttaksrútu.
Þú verður að velja Skanna keðjuinntak fyrir Hvert er inntak A margfaldarans tengdur? færibreytu til að virkja þennan valkost.
Veldu Klukka0 , Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerkið fyrir scanouta úttaksrútu.
Þú verður að kveikja á Register output of the scan chain færibreytu til að virkja þennan valkost.
Tilgreinir skrá ósamstillta hreinsa uppsprettu fyrir scanouta úttaksrútuna.
Þú verður að kveikja á Register output of the scan chain færibreytu til að virkja þennan valkost.
Tilgreinir samstillta hreinsa uppsprettu skrárinnar fyrir scanouta úttaksrútuna.
Þú verður að velja Skrá framleiðsla á færibreytu skannakeðju til að virkja þennan valkost.

Sjálfgefið gildi
EINFALT

Lýsing
Tilgreinir aðgerðastillingu forforritaraeiningarinnar. EINFALT: Þessi stilling fer framhjá forstjóranum. Þetta er sjálfgefin stilling. COEF: Þessi háttur notar úttak preadder og coefsel inntaksrútu sem inntak til margfaldara. INPUT: Þessi háttur notar úttak foraddarans og gagnainntaksrútunnar sem inntak til margfaldarans. SQUARE: Þessi háttur notar úttak forforritara sem bæði inntak margfaldarans.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP mynduð færibreyta

Gildi

Veldu stefnu forstjóra

gui_preadder ADD,

_átt

SUB

Hversu breiðar ættu C width_c inntaksrúturnar að vera?

1 – 256

Uppsetning gagna C Inntaksskrár

Skráðu gagnainntak

gui_datac_inp Kveikt

út_skrá

Slökkt

Hver er uppspretta klukkuinntaks?

gui_datac_inp ut_register_cl ock

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_datac_inp ut_register_a clr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_datac_inp ut_register_sc lr

ENGINN SCLR0 SCLR1

Stuðlar
Hversu breitt ætti breiddin að vera?

width_coef

1 – 27

Coef Register Configuration

Skráðu coefsel inntakið

gui_coef_regi Á

ster

Slökkt

Hver er uppspretta klukkuinntaks?

gui_coef_regi ster_clock

Klukka0 Klukka1 Klukka2

Sjálfgefið gildi
ADD
16

Lýsing
STÖÐUG: Þessi háttur notar gögn sem inntaksrútu með framhjáhaldi framhjáhaldara og coefsel inntaksrútu sem inntak í margfaldarann.
Tilgreinir virkni forstjórans. Til að virkja þessa færibreytu, veldu eftirfarandi fyrir Velja forforritaraham: · COEF · INNPUT · SQUARE eða · STÖFUR
Tilgreinir fjölda bita fyrir C inntaksrútu. Þú verður að velja INPUT fyrir Select preadder mode til að virkja þessa færibreytu.

Á klukku0 ENGIN ENGIN

Veldu þennan valkost til að virkja inntaksskrá fyrir gagnainntaksrútu. Þú verður að stilla INPUT á Select preadder mode parameter til að virkja þennan valkost.
Veldu Clock0 , Clock1 eða Clock2 til að tilgreina inntaksklukkumerki fyrir gagnainntaksskrá. Þú verður að velja Register datac input til að virkja þessa færibreytu.
Tilgreinir ósamstillta hreinsa uppsprettu fyrir gagnainntaksskrána. Þú verður að velja Register datac input til að virkja þessa færibreytu.
Tilgreinir samstillta hreinsa uppsprettu fyrir gagnainntaksskrána. Þú verður að velja Register datac input til að virkja þessa færibreytu.

Tilgreinir fjölda bita fyrir

coefsel inntak strætó.

Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.

Á klukku0

Veldu þennan valkost til að virkja inntaksskrá fyrir coefsel inntaksrútu. Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.
Veldu Clock0 , Clock1 eða Clock2 til að tilgreina inntaksklukkumerki fyrir coefsel inntaksskrá. Þú verður að velja Register the coefsel input til að virkja þessa færibreytu.
áfram…

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 52

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Hver er uppspretta ósamstilltra skýrs inntaks?

IP mynduð færibreyta

Gildi

gui_coef_regi ster_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks

gui_coef_regi ster_sclr

ENGINN SCLR0 SCLR1

Stuðull_0 Stilling

coef0_0 til coef0_7

0x00000 0xFFFFFFF

Stuðull_1 Stilling

coef1_0 til coef1_7

0x00000 0xFFFFFFF

Stuðull_2 Stilling

coef2_0 til coef2_7

0x00000 0xFFFFFFF

Stuðull_3 Stilling

coef3_0 til coef3_7

0x00000 0xFFFFFFF

8.6.5. Uppsöfnunarflipi

Tafla 34. Rafgeymir Tab

Parameter

IP mynduð færibreyta

Gildi

Virkja rafgeymi?

rafgeymir

JÁ NEI

Hver er gerð rafgeymiaðgerða?

accum_directi ADD,

SUB

Sjálfgefið gildi EKKERT
ENGIN
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Lýsing
Tilgreinir ósamstillta skýra uppsprettu fyrir coefsel inntaksskrána. Þú verður að velja Register the coefsel input til að virkja þessa færibreytu.
Tilgreinir samstillta skýra uppsprettu fyrir coefsel inntaksskrána. Þú verður að velja Register the coefsel input til að virkja þessa færibreytu.
Tilgreinir stuðullgildin fyrir þennan fyrsta margfaldara. Fjöldi bita verður að vera sá sami og tilgreint er í Hversu breið ætti breiddin að vera? breytu. Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.
Tilgreinir stuðullgildin fyrir þennan seinni margfaldara. Fjöldi bita verður að vera sá sami og tilgreint er í Hversu breið ætti breiddin að vera? breytu. Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.
Tilgreinir stuðullgildin fyrir þennan þriðja margfaldara. Fjöldi bita verður að vera sá sami og tilgreint er í Hversu breið ætti breiddin að vera? breytu. Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.
Tilgreinir stuðullgildin fyrir þennan fjórða margfaldara. Fjöldi bita verður að vera sá sami og tilgreint er í Hversu breið ætti breiddin að vera? breytu. Þú verður að velja COEF eða CONSTANT fyrir preadder ham til að virkja þessa færibreytu.

Sjálfgefið gildi NO
ADD

Lýsing
Veldu YES til að virkja rafgeyminn. Þú verður að velja Register output of adder unit þegar þú notar safneiginleika.
Tilgreinir virkni rafgeymisins: · ADD fyrir samlagningaraðgerð · SUB fyrir frádráttaraðgerð. Þú verður að velja JÁ fyrir Virkja rafgeymi? færibreytu til að virkja þennan valkost.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Preload Constant Virkja forhleðslufasta

IP mynduð færibreyta

Gildi

gui_ena_prelo Á

ad_const

Slökkt

Við hvað er inntak safntengis tengt?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Veldu gildi fyrir preload loadconst_val 0 – 64

fastur

Hver er uppspretta klukkuinntaks?

gui_accum_sl oad_register_ klukka

Klukka0 Klukka1 Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_accum_sl oad_register_ aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_accum_sl oad_register_ sclr

ENGINN SCLR0 SCLR1

Virkjaðu tvöfaldan rafgeymi

gui_double_a Á

cum

Slökkt

Sjálfgefið gildi

Lýsing

Slökkt

Virkjaðu accum_sload eða

sload_accum merki og skrá inntak

til að velja á virkan hátt inntak á

rafgeymir.

Þegar accum_sload er lágt eða sload_accum er margföldunarúttakið fært inn í safnið.

Þegar accum_sload er hátt eða sload_accum er notandi tilgreindur forhleðslufasti færður inn í safnið.

Þú verður að velja JÁ fyrir Virkja rafgeymi? færibreytu til að virkja þennan valkost.

ACCUM_SL OAD

Tilgreinir hegðun accum_sload/ sload_accum merki.
ACCUM_SLOAD: Drifið accum_sload lágt til að hlaða margföldunarúttakinu í rafgeyminn.
SLOAD_ACCUM: Keyrðu sload_accum hátt til að hlaða margföldunarúttakinu í rafgeyminn.
Þú verður að velja Virkja forhleðslufasta valkostinn til að virkja þessa færibreytu.

Tilgreindu forstillt fast gildi.

Þetta gildi getur verið 2N þar sem N er forstillt fastagildi.

Þegar N=64 táknar það stöðugt núll.

Þú verður að velja Virkja forhleðslufasta valkostinn til að virkja þessa færibreytu.

Klukka0

Veldu Clock0 , Clock1 eða Clock2 til að tilgreina inntaksklukkumerki fyrir accum_sload/sload_accum skrá.
Þú verður að velja Virkja forhleðslufasta valkostinn til að virkja þessa færibreytu.

ENGIN

Tilgreinir ósamstillta hreinsa uppsprettu fyrir accum_sload/sload_accum skrána.
Þú verður að velja Virkja forhleðslufasta valkostinn til að virkja þessa færibreytu.

ENGIN

Tilgreinir samstillta hreinsa uppsprettu fyrir accum_sload/sload_accum skrána.
Þú verður að velja Virkja forhleðslufasta valkostinn til að virkja þessa færibreytu.

Slökkt

Virkjar tvöfalda safnskrána.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 54

Sendu athugasemdir

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Systolic/Chainout Tab

Tafla 35. Systolic/Chainout Adder Tab

Færibreyta Virkja chainout adder

IP mynduð færibreyta

Gildi

chainout_add JÁ,

NEI

Hver er gerð chainout adder aðgerða?

chainout_add ADD,

er_átt

SUB

Virkja „neka“ inntak fyrir chainout adder?

Port_negate

PORT_USED, PORT_UNUSED

Skráðu 'neiga' inntak? negate_register er

ÓSKRÁÐUR, KLUKKUR0, KLUKKUR1, KLUKKUR2, KLUKKUR3

Hver er uppspretta ósamstilltra skýrs inntaks?

negate_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

negate_sclr

ENGINN SCLR0 SCLR1

Systolic Delay
Virkja slagbils seinkaskrár

gui_systolic_d Kveikt

Elay

Slökkt

Hver er uppspretta klukkuinntaks?

gui_systolic_d CLOCK0,

elay_clock

Klukka1,

Sjálfgefið gildi
NEI

Lýsing
Veldu YES til að virkja chainout adder module.

ADD

Tilgreinir aðgerð keðjunnar.
Fyrir frádráttaraðgerð verður að velja SIGNED fyrir Hvert er framsetningarsnið fyrir margfaldara A inntak? og Hvert er framsetningarsniðið fyrir margfaldara B inntak? í margföldunarflipanum.

PORT_UN NOTAÐ

Veldu PORT_USED til að virkja neitað inntaksmerki.
Þessi færibreyta er ógild þegar chainout adder er óvirkt.

ÓSKRIÐI ERED

Til að virkja inntaksskrána fyrir óneitað inntaksmerki og tilgreinir inntaksklukkumerki fyrir neitaskrá.
Veldu ÓREGISTERED ef ekki er þörf á neita inntaksskránni til
Þessi færibreyta er ógild þegar þú velur:
· NEI fyrir Virkja chainout adder eða
· PORT_UNUSED fyrir Virkja „nekta“ inntak fyrir keðjuútreikning? breytu eða

ENGIN

Tilgreinir ósamstillta skýru uppsprettu fyrir neitunarskrána.
Þessi færibreyta er ógild þegar þú velur:
· NEI fyrir Virkja chainout adder eða
· PORT_UNUSED fyrir Virkja „nekta“ inntak fyrir keðjuútreikning? breytu eða

ENGIN

Tilgreinir samstillta skýru uppsprettu fyrir neitunarskrána.
Þessi færibreyta er ógild þegar þú velur:
· NEI fyrir Virkja chainout adder eða
· PORT_UNUSED fyrir Virkja „nekta“ inntak fyrir keðjuútreikning? breytu eða

Slökkt á CLOCK0

Veldu þennan valkost til að virkja slagbilsham. Þessi færibreyta er tiltæk þegar þú velur 2, eða 4 fyrir Hver er fjöldi margfaldara? breytu. Þú verður að virkja skráningarúttak viðbótareiningarinnar til að nota slagbilsseinkunarskrárnar.
Tilgreinir inntaksklukkumerki fyrir slagbils seinkaskrá.
áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP mynduð færibreyta

Gildi

Klukka2,

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_systolic_d elay_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_systolic_d elay_sclr

ENGINN SCLR0 SCLR1

Sjálfgefið gildi
ENGIN
ENGIN

Lýsing
Þú verður að velja virkja slagbils seinkaskrár til að virkja þennan valkost.
Tilgreinir ósamstillta skýru uppsprettu fyrir slagbils seinkaskrána. Þú verður að velja virkja slagbils seinkaskrár til að virkja þennan valkost.
Tilgreinir samstillta hreinsa uppsprettu fyrir slagbils seinkaskrána. Þú verður að velja virkja slagbils seinkaskrár til að virkja þennan valkost.

8.6.7. Leiðsluflipi

Tafla 36. Leiðsla Tab

Stilling lagnakerfis

IP mynduð færibreyta

Gildi

Viltu bæta leiðsluskrá við inntakið?

gui_pipelining Nei, já

Sjálfgefið gildi
Nei

Vinsamlegast tilgreinið

leynd

fjölda biðklukka

hringrásir

Sérhvert gildi sem er stærra 0 en 0

Hver er uppspretta klukkuinntaks?

gui_input_late ncy_clock

Klukka0, Klukka1, Klukka2

Hver er uppspretta ósamstilltra skýrs inntaks?

gui_input_late ncy_aclr

ENGIN ACLR0 ACLR1

Hver er uppspretta samstillts skýrs inntaks?

gui_input_late ncy_sclr

ENGINN SCLR0 SCLR1

KLOKKA0 ENGIN ENGIN

Lýsing
Veldu Já til að virkja viðbótarstig af leiðsluskrá fyrir inntaksmerkin. Þú verður að tilgreina gildi sem er stærra en 0 fyrir Vinsamlega tilgreinið fjölda breytu klukkulota.
Tilgreinir æskilega leynd í klukkulotum. Eitt stig leiðsluskrár = 1 leynd í klukkulotu. Þú verður að velja JÁ fyrir Viltu bæta leiðsluskrá við inntakið? til að virkja þennan valkost.
Veldu Klukka0, Klukka1 eða Klukka2 til að virkja og tilgreina inntaksklukkumerki leiðsluskrár. Þú verður að velja JÁ fyrir Viltu bæta leiðsluskrá við inntakið? til að virkja þennan valkost.
Tilgreinir ósamstillta hreinsa uppsprettu skrárinnar fyrir viðbótarleiðsluskrána. Þú verður að velja JÁ fyrir Viltu bæta leiðsluskrá við inntakið? til að virkja þennan valkost.
Tilgreinir samstillta hreinsa uppsprettu skrárinnar fyrir viðbótarleiðsluskrána. Þú verður að velja JÁ fyrir Viltu bæta leiðsluskrá við inntakið? til að virkja þennan valkost.

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 56

Sendu athugasemdir

683490 | 2020.10.05 Senda athugasemd

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP kjarna

Athygli:

Intel hefur fjarlægt stuðning þessa IP í Intel Quartus Prime Pro Edition útgáfu 20.3. Ef IP kjarninn í hönnun þinni miðar á tæki í Intel Quartus Prime Pro Edition geturðu skipt út IP fyrir LPM_MULT Intel FPGA IP eða endurskapað IP og sett saman hönnunina þína með Intel Quartus Prime Standard Edition hugbúnaði.

ALTMEMMULT IP kjarninn er notaður til að búa til minnisbundna margfaldara með því að nota minniskubba sem finnast í Intel FPGA (með M512, M4K, M9K og MLAB minnisblokkum). Þessi IP kjarni er gagnlegur ef þú hefur ekki nægjanlegt fjármagn til að innleiða margfaldara í rökfræðilegum þáttum (LEs) eða sérstökum margföldunarauðlindum.
ALTMEMMULT IP kjarninn er samstilltur aðgerð sem krefst klukku. ALTMEMMULT IP kjarninn útfærir margfaldara með minnstu afköstum og leynd sem mögulegt er fyrir tiltekið sett af breytum og forskriftum.
Eftirfarandi mynd sýnir tengin fyrir ALTMEMMULT IP kjarnann.

Mynd 21. ALTMEMMULT Ports

ALTMEMMULT

data_in[] sload_data coeff_in[]

niðurstaða[] niðurstöðu_gild load_done

sload_coeff

sclr klukka
inst

Tengdar upplýsingaeiginleikar á síðu 71

9.1. Eiginleikar
ALTMEMMULT IP kjarninn býður upp á eftirfarandi eiginleika: · Býr aðeins til minnismiðaða margfaldara með því að nota minniskubba á flís sem finnast í
Intel FPGAs · Styður gagnabreidd upp á 1 bita · Styður undirritað og óundirritað gagnaframsetningarsnið · Styður leiðslur með fastri úttaksleynd

ISO 9001:2015 Skráð

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05
· Geymir margfeldi fasta í minni með handahófi (RAM)
· Veitir möguleika á að velja vinnsluminni blokk gerð
· Styður valfrjálst samstillt skýrt og álagsstýrt inntakstengi
9.2. Verilog HDL frumgerð
Eftirfarandi Verilog HDL frumgerð er staðsett í Verilog Design File (.v) altera_mf.v í eda synthesis skrá.
mát altmemmult #( færibreyta coeff_representation = „UNDIRRITAÐ“, færibreytustuðull0 = „ÓNOTAÐ“, færibreyta data_representation = „SIGNED“, færibreyta intended_device_family = „ónotuð“, færibreyta max_clock_cycles_per_result = 1, færibreyta number_of_coefficients = 1, færibreyta ram_block“, færibreyta = „AUTO total_latency = 1, færibreyta width_c = 1, færibreyta width_d = 1, færibreyta width_r = 1, færibreyta width_s = 1, færibreyta lpm_type = „altmemmult“, færibreyta lpm_hint = „ónotuð“) (inntaksvírklukka, inntaksvír [width_c-1: 0]coeff_in, input wire [width_d-1:0] data_in, output wire load_done, output wire [width_r-1:0] result, output wire result_valid, input wire sclr, input wire [width_s-1:0] sel, input vír sload_coeff, inntaksvír sload_data)/* myndun syn_black_box=1 */; endaeining
9.3. Yfirlýsing VHDL íhluta
Yfirlýsing VHDL íhluta er staðsett í VHDL hönnuninni File (.vhd) altera_mf_components.vhd í librariesvhdlaltera_mf skrá.
component altmemmult generic ( coeff_representation: string := „UNDIRRITAÐ“; stuðull0:strengur := „ÓNOTAÐ“; data_representation:strengur := „UNDIRRITAÐ“; ætlað_tæki_fjölskylda:strengur := „ónotað“; hámarks_klukka_hringrás_á_niðurstöðu:náttúrulegur_náttúrulegur númer:= := 1; ram_block_type:string := „AUTO“; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural:= 1; lpm_hint:string:= „ÓNOTAÐ“; lpm_type:streng := „altmemmult“); port (klukka:in std_logic; coeff_in:in std_logic_vector(width_c-1 niður í 1) := (aðrir => '0'); data_in:in std_logic_vector(width_d-0 niður í 1);

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 58

Sendu athugasemdir

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

load_done:out std_logic; niðurstaða:út std_logic_vector(width_r-1 niður í 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 niður í 0) := (aðrir => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); endahluti;

9.4. Hafnir

Eftirfarandi töflur sýna inntaks- og úttakstengi fyrir ALTMEMMULT IP kjarnann.

Tafla 37. ALTMEMMULT Input Ports

Höfn nafn

Áskilið

Lýsing

klukka

Já

Klukkuinntak til margfaldara.

coeff_in[]

Nei

Stuðlainntaksport fyrir margfaldarann. Stærð inntaksportsins fer eftir WIDTH_C færibreytugildinu.

data_in[]

Já

Gagnainntaksgátt til margfaldara. Stærð inntaksportsins fer eftir WIDTH_D færibreytugildinu.

sclr

Nei

Samstilltur skýr inntak. Ef það er ónotað er sjálfgefið gildi virkt hátt.

sel[]

Nei

Val á föstum stuðli. Stærð inntaksportsins fer eftir WIDTH_S

færibreytugildi.

sload_coeff

Nei

Inntakstengi fyrir samstillt álagsstuðul. Kemur í stað núverandi valda stuðullsgildis fyrir gildið sem tilgreint er í inntakinu coeff_in.

sload_data

Nei

Inntakstengi fyrir samstillt hleðslugögn. Merki sem tilgreinir nýja margföldunaraðgerð og hættir við allar fyrirliggjandi margföldunaraðgerðir. Ef MAX_CLOCK_CYCLES_PER_RESULT færibreytan hefur gildið 1, er sload_data inntaksgáttin hunsuð.

Tafla 38. ALTMEMMULT Output Ports

Höfn nafn

Áskilið

Lýsing

niðurstaða[]

Já

Margfaldara úttaksport. Stærð inntaksportsins fer eftir WIDTH_R færibreytugildinu.

niðurstöðu_gild

Já

Gefur til kynna þegar úttakið er gild niðurstaða heilrar margföldunar. Ef MAX_CLOCK_CYCLES_PER_RESULT færibreytan hefur gildið 1, er result_valid úttaksportið ekki notað.

hlaða_lokið

Nei

Gefur til kynna hvenær nýi stuðullinn hefur lokið hleðslu. load_done merkið kemur fram þegar nýr stuðull hefur lokið hleðslu. Nema load_done merkið sé hátt er ekki hægt að hlaða neinu öðru stuðulgildi inn í minnið.

9.5. Breytur

Eftirfarandi tafla sýnir færibreytur fyrir ALTMEMMULT IP kjarna.

Tafla 39.
WIDTH_D WIDTH_C

ALTMEMMULT færibreytur
Nafn færibreytu

Tegund áskilin

Lýsing

Heiltala Já

Tilgreinir breidd data_in[] gáttarinnar.

Heiltala Já

Tilgreinir breidd coeff_in[] gáttarinnar. áfram…

Sendu athugasemdir

Intel FPGA heiltala reiknikerfi IP kjarna notendahandbók 59

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

Heiti færibreytu WIDTH_R WIDTH

Skjöl / auðlindir

intel FPGA heiltölu reikni IP kjarna [pdfNotendahandbók
FPGA heiltölu reiknuð IP kjarna, heiltölu reiknuð IP kjarna, töluleg IP kjarna, IP kjarna

Heimildir

Notendahandbók

FPGA heiltölu reikni IP kjarna

Skjöl / auðlindir

Heimildir

Skildu eftir athugasemd

Hætta við svar