F-Tile DisplayPort FPGA IP hönnun Example
Notendahandbók

F-Tile DisplayPort FPGA IP hönnun Example

Uppfært fyrir Intel® Quartus® Prime Design Suite: 22.2 IP útgáfa: 21.0.1

DisplayPort Intel FPGA IP hönnun Example Quick Start Guide

DisplayPort Intel® F-flísartækin eru með hermaprófunarbekk og vélbúnaðarhönnun sem styður samantekt og vélbúnaðarprófun FPGA IP hönnun td.amples fyrir Intel Agilex™
DisplayPort Intel FPGA IP býður upp á eftirfarandi hönnun tdamples:

• DisplayPort SST samhliða hringrás án Pixel Clock Recovery (PCR) einingu
• DisplayPort SST samhliða hringrás með AXIS myndbandsviðmóti

Þegar þú býrð til hönnun tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
Mynd 1. Þróun StagesTengdar upplýsingar

• DisplayPort Intel FPGA IP notendahandbók
• Flutningur yfir í Intel Quartus Prime Pro Edition

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001:2015 Skráð
1.1. Uppbygging skráa
Mynd 2. Uppbygging skráa

Tafla 1. Hönnun Example Íhlutir

Möppur	Files
rtl/kjarna	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX byggingareining)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX byggingareining)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Kröfur um vélbúnað og hugbúnað
Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample:
Vélbúnaður

• Intel Agilex I-Series þróunarsett
• DisplayPort Source GPU
• DisplayPort vaskur (skjár)
• Bitec DisplayPort FMC dótturkort Revision 8C
• DisplayPort snúrur

Hugbúnaður

• Intel Quartus® Prime
• Synopsys* VCS hermir

1.3. Að búa til hönnunina
Notaðu DisplayPort Intel FPGA IP færibreyturitlinum í Intel Quartus Prime hugbúnaðinum til að búa til hönnunina tdample.
Mynd 3. Búa til hönnunarflæði

1.  Veldu Tools ➤ IP Catalog og veldu Intel Agilex F-tile sem tækjafjölskylduna.
   Athugið: Hönnunin fyrrvample styður aðeins Intel Agilex F-tile tæki.
2. Finndu og tvísmelltu á DisplayPort Intel FPGA IP í IP Catalog. Nýtt IP afbrigði glugginn birtist.
3. Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
4. Veldu Intel Agilex F-flísartæki í reitnum Tæki, eða haltu sjálfgefna Intel Quartus Prime hugbúnaðartækinu.
5. Smelltu á OK. Færibreytirtillinn birtist.
6. Stilltu þær færibreytur sem óskað er eftir fyrir bæði TX og RX.
7. Undir hönnun Exampí flipanum, veldu DisplayPort SST Parallel Loopback án PCR.
8. Veldu Simulation til að búa til prófunarbekkinn og veldu Synthesis til að búa til vélbúnaðarhönnunina tdample. Þú verður að velja að minnsta kosti einn af þessum valkostum til að búa til hönnunina tdample files. Ef þú velur bæði lengist kynslóðatíminn.
9. Fyrir Target Development Kit, veldu Intel Agilex I-Series SOC Development Kit. Þetta veldur því að marktækið sem valið var í skrefi 4 breytist til að passa við tækið á þróunarbúnaðinum. Fyrir Intel Agilex I-Series SOC Development Kit er sjálfgefið tæki AGIB027R31B1E2VR0.
10. Smelltu á Búa til tdample Hönnun.

1.4. Herma eftir hönnuninni
DisplayPort Intel FPGA IP hönnunin tdampLe testbench líkir eftir raðhleðsluhönnun frá TX tilviki til RX tilviks. Innri myndmynsturrafallseining keyrir DisplayPort TX tilvikið og RX tilvik myndbandsúttakið tengist CRC afgreiðslukassa á prófunarbekknum.
Mynd 4. Design Simulation Flow

1. Farðu í Synopsys hermir möppuna og veldu VCS.
2. Keyra uppgerð handrit.
   Heimild vcs_sim.sh
3. Handritið framkvæmir Quartus TLG, safnar saman og keyrir prófbekkinn í herminum.
4. Greindu niðurstöðuna.
   Vel heppnuð uppgerð endar með Source og Sink SRC samanburði.

1.5. Samantekt og prófun á hönnuninni
Mynd 5. Samsetning og eftirlíking af hönnuninniTil að setja saman og keyra sýnikennslupróf á vélbúnaði tdampfyrir hönnun, fylgdu þessum skrefum:

1. Gakktu úr skugga um að vélbúnaður tdamphönnunarkynslóðinni er lokið.
2. Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og opnaðu / quartus/agi_dp_demo.qpf.
3. Smelltu á Vinnsla ➤ Byrjaðu samantekt.
4. Eftir vel heppnaða samantekt býr Intel Quartus Prime Pro Edition hugbúnaðurinn til .sof file í tilgreindum möppu.
5. Tengdu DisplayPort RX tengið á Bitec dótturkortinu við ytri DisplayPort uppsprettu, eins og skjákortið á tölvu.
6. Tengdu DisplayPort TX tengið á Bitec dótturkortinu við DisplayPort vaskabúnað, eins og myndgreiningartæki eða tölvuskjá.
7.  Gakktu úr skugga um að allir rofar á þróunarborðinu séu í sjálfgefna stöðu.
8. Stilltu valið Intel Agilex F-Tile tæki á þróunarborðinu með því að nota .sof file (Tól ➤ Forritari ).
9. DisplayPort vaski tækið sýnir myndbandið sem er búið til úr mynduppsprettunni.

Tengdar upplýsingar
Intel Agilex I-Series FPGA þróunarsett notendahandbók/
1.5.1. Endurnýjandi ELF File
Sjálfgefið er ELF file myndast þegar þú býrð til kraftmikla hönnunina tdample.
Hins vegar, í sumum tilfellum, þarftu að endurnýja ELF file ef þú breytir hugbúnaðinum file eða endurskapa dp_core.qsys file. Endurnýjar dp_core.qsys file uppfærir .sopcinfo file, sem krefst þess að þú endurnýjar ELF file.

1. Fara til /hugbúnaður og breyttu kóðanum ef þörf krefur.
2. Fara til /script og keyrðu eftirfarandi byggingarforskrift: source build_sw.sh
   • Í Windows skaltu leita og opna Nios II Command Shell. Í Nios II Command Shell, farðu til /script og keyrðu uppspretta build_sw.sh.
   Athugið: Til að framkvæma smíðahandrit á Windows 10 þarf kerfið þitt Windows undirkerfi fyrir Linux (WSL). Fyrir frekari upplýsingar um WSL uppsetningarskref, sjá Nios II hugbúnaðarhönnuðahandbókina.
   • Í Linux skaltu ræsa Platform Designer og opna Tools ➤ Nios II Command Shell. Í Nios II Command Shell, farðu til /script og keyrðu uppspretta build_sw.sh.
3. Gakktu úr skugga um að .elf file er myndað í /hugbúnaður/ dp_demo.
4. Sæktu myndaða .elf file inn í FPGA án þess að setja saman .sof file með því að keyra eftirfarandi skriftu: nios2-download /software/dp_demo/*.elf
5. Ýttu á endurstillingarhnappinn á FPGA borðinu til að nýi hugbúnaðurinn taki gildi.

1.6. DisplayPort Intel FPGA IP hönnun Example færibreytur
Tafla 2. DisplayPort Intel FPGA IP hönnun Example QSF þvingun fyrir Intel Agilex Ftile Device

QSF þvingun	Lýsing
set_global_assignment -heiti VERILOG_MACRO „__DISPLAYPORT_support__=1“	Frá Quartus 22.2 og áfram er þessi QSF þvingun nauðsynleg til að virkja DisplayPort sérsniðið SRC (Soft Reset Controller) flæði

Tafla 3. DisplayPort Intel FPGA IP hönnun Example Færibreytur fyrir Intel Agilex F-tile tæki

Parameter	Gildi	Lýsing
Laus hönnun Example
Veldu Hönnun	•Enginn •DisplayPort SST Parallel Loopback án PCR •DisplayPort SST samhliða hringrás með AXIS myndbandsviðmóti	Veldu hönnunina tdample til að mynda. •Ekkert: Engin hönnun tdample er í boði fyrir núverandi færibreytuval. •DisplayPort SST samhliða lykkja án PCR: Þessi hönnun tdampLe sýnir samhliða lykkjutilbaka frá DisplayPort vaski til DisplayPort uppsprettu án Pixel Clock Recovery (PCR) mát þegar þú kveikir á færibreytunni Virkja myndinntaksmynd. •DisplayPort SST samhliða hringrás með AXIS myndbandsviðmóti: Þessi hönnun tdampLe sýnir samhliða hringrás frá DisplayPort vaski til DisplayPort uppsprettu með AXIS Video tengi þegar Enable Active Video Data Protocols er stillt á AXIS-VVP Full.
Hönnun Example Files
Uppgerð	Kveikt, slökkt	Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir uppgerð prófbekkinn.
Myndun	Kveikt, slökkt	Kveiktu á þessum valkosti til að búa til nauðsynlega files fyrir Intel Quartus Prime samantekt og vélbúnaðarhönnun.
Myndað HDL snið
Mynda File Snið	Verilog, VHDL	Veldu valið HDL snið fyrir mynduðu hönnunina tdample filesett. Athugið: Þessi valkostur ákvarðar aðeins sniðið fyrir myndaða efsta stigs IP files. Allt annað files (td tdample testbekkir og efsta stig files fyrir vélbúnaðarsýningu) eru á Verilog HDL sniði.
Target Development Kit
Veldu stjórn	•Ekkert þróunarsett •Intel Agilex I-Series Þróunarsett	Veldu borðið fyrir markvissu hönnunina tdample.

Parameter	Gildi	Lýsing
		•Ekkert þróunarsett: Þessi valkostur útilokar alla vélbúnaðarþætti fyrir hönnunina tdample. P kjarninn setur öll pinnaúthlutun á sýndarpinna. • Intel Agilex I-Series FPGA þróunarsett: Þessi valkostur velur sjálfkrafa marktæki verkefnisins til að passa við tækið á þessu þróunarsetti. Þú getur breytt marktækinu með því að nota Change Target Device færibreytuna ef stjórnarútgáfan þín er með annað tækjaafbrigði. IP kjarninn setur öll pinnaúthlutun í samræmi við þróunarbúnaðinn. Athugið: Forhönnun Example er ekki virkni sannprófað á vélbúnaði í þessari Quartus útgáfu. • Sérsniðið þróunarsett: Þessi valkostur gerir hönnuninni tdampLe til að prófa á þróunarbúnaði frá þriðja aðila með Intel FPGA. Þú gætir þurft að stilla pinnaúthlutunina á eigin spýtur.
Marktæki
Skiptu um marktæki	Kveikt, slökkt	Kveiktu á þessum valkosti og veldu valinn tækjaafbrigði fyrir þróunarbúnaðinn.

Samhliða Loopback Design Examples

DisplayPort Intel FPGA IP hönnunin tdamples sýna samhliða lykkjutilvik frá DisplayPort RX tilviki til DisplayPort TX tilviks án Pixel Clock Recovery (PCR) mát.
Tafla 4. DisplayPort Intel FPGA IP hönnun Example fyrir Intel Agilex F-tile tæki

Hönnun Example	Tilnefning	Gagnahlutfall	Rásastilling	Tegund bakslags
DisplayPort SST samhliða lykkja án PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Einfalt	Samhliða án PCR
DisplayPort SST samhliða hringrás með AXIS myndbandsviðmóti	DisplayPort SST	RBR, HRB, HRB2, HBR3	Einfalt	Samhliða AXIS myndbandsviðmóti

2.1. Intel Agilex F-flísar DisplayPort SST samhliða lykkjahönnun Eiginleikar
SST samhliða lykkjahönnun tdamples sýna sendingu á einum myndbandsstraumi frá DisplayPort vaski til DisplayPort uppsprettu.
Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001:2015 Skráð
Mynd 6. Intel Agilex F-flísar DisplayPort SST samhliða lykkja án PCR

• Í þessu afbrigði er kveikt á færibreytu DisplayPort uppsprettunnar, TX_SUPPORT_IM_ENABLE, og myndbandsmyndviðmótið notað.
• DisplayPort vaskur tekur á móti myndbandi og eða hljóðstraumi frá ytri myndbandsgjafa eins og GPU og afkóðar það í samhliða myndbandsviðmót.
• DisplayPort vaskur myndbandsúttakið rekur DisplayPort upprunamyndbandsviðmótið beint og umritar í DisplayPort aðaltengilinn áður en það er sent á skjáinn.
• IOPLL keyrir bæði DisplayPort vaskinn og upprunamyndbandsklukkur á fastri tíðni.
• Ef DisplayPort vaskur og færibreyta MAX_LINK_RATE er stillt á HBR3 og PIXELS_PER_CLOCK er stillt á Quad, keyrir myndklukkan á 300 MHz til að styðja við 8Kp30 pixla hraða (1188/4 = 297 MHz).

Mynd 7. Intel Agilex F-flísar DisplayPort SST samhliða lykkja með AXIS myndbandi Viðmót

• Í þessu afbrigði, DisplayPort uppspretta og vaski færibreytu, veldu AXIS-VVP FULL í ENABLE ACTIVE VIDEO DATA PROTOCOLS til að virkja Axis Video Data Interface.
• DisplayPort vaskur tekur á móti myndbandi og eða hljóðstraumi frá ytri myndbandsgjafa eins og GPU og afkóðar það í samhliða myndbandsviðmót.
• DisplayPort Sink breytir myndbandsgagnastraumi í ás myndbandsgögn og keyrir DisplayPort upprunaás myndbandsgagnaviðmótið í gegnum VVP Video Frame Buffer. DisplayPort Source breytir ás myndbandsgögnum í DisplayPort aðaltengil áður en þau eru send á skjáinn.
• Í þessu hönnunarafbrigði eru þrjár helstu myndbandsklukkur, nefnilega rx/tx_axi4s_clk, rx_vid_clk og tx_vid_clk. axi4s_clk keyrir á 300 MHz fyrir bæði AXIS einingar í Source og Sink. rx_vid_clk keyrir DP Sink Video leiðslu á 300 MHz (til að styðja hvaða upplausn sem er allt að 8Kp30 4PIPs), á meðan tx_vid_clk keyrir DP Source Video leiðslu á raunverulegri Pixel Clock tíðni (deilt með PIPs).
• Þetta hönnunarafbrigði stillir sjálfkrafa tx_vid_clk tíðnina í gegnum I2C forritun á SI5391B OSC um borð þegar hönnunin skynjar rofa í upplausninni.
• Þetta hönnunarafbrigði sýnir aðeins fastan fjölda upplausna eins og fyrirfram er skilgreint í DisplayPort hugbúnaðinum, þ.e.
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Klukkukerfi
Klukkukerfið sýnir klukkulénin í DisplayPort Intel FPGA IP hönnuninni tdample.
Mynd 8. Intel Agilex F-flísar DisplayPort senditæki klukkukerfiTafla 5. Klukkukerfismerki

Klukka í skýringarmynd	Lýsing
SysPLL refclk	F-tile System PLL viðmiðunarklukka sem getur verið hvaða klukkutíðni sem er sem er deilanleg með System PLL fyrir þá úttakstíðni. Í þessari hönnun er tdample, system_pll_clk_link og rx/tx refclk_link deila sömu 150 MHz SysPLL refclk.

Klukka í skýringarmynd	Lýsing
	Það verður að vera laus klukka sem er tengd frá sérstökum viðmiðunarklukkupinni senditækis við inntaksklukkutengið á Reference and System PLL Clocks IP, áður en samsvarandi úttakstengi er tengt við DisplayPort Phy Top. Athugið: Fyrir þessa hönnun tdample, stilla Clock Controller GUI Si5391A OUT6 til 150 MHz.
kerfi pll clk hlekkur	Lágmarks PLL úttakstíðni kerfis til að styðja alla DisplayPort hraða er 320 MHz. Þessi hönnun tdample notar 900 MHz (hæstu) úttakstíðni svo hægt sé að deila SysPLL refclk með rx/tx refclk_link sem er 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR og Tx PLL Link refclk sem festist við 150 MHz til að styðja alla DisplayPort gagnahraða.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock til að klukka DisplayPort IP kjarna. Tíðni sem jafngildir Data Rate deila með samhliða gagnabreidd. Example: Tíðni = gagnahraði / gagnabreidd = 8.1G (HBR3) / 40 bitar = 202.5 ​​MHz

2.3. Simulation Testbekkur
Hermiprófunarbekkurinn líkir eftir DisplayPort TX serial loopback til RX.
Mynd 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTafla 6. Prófbekkur íhlutir

Hluti	Lýsing
Myndbandamynstursframleiðandi	Þessi rafall framleiðir litastikumynstur sem þú getur stillt. Þú getur stillt tímasetningu myndbandssniðsins.
Prófbekkur Control	Þessi blokk stjórnar prófunarröð uppgerðarinnar og býr til nauðsynleg örvunarmerki til TX kjarnans. Prófunarbekkurinn les einnig CRC gildi bæði frá uppruna og vaski til að gera samanburð.
RX Link Speed ​​Clock Tíðni Checker	Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni RX senditækisins passi við æskilegan gagnahraða.
TX Link Speed ​​Clock Tíðni Checker	Þessi afgreiðslumaður sannreynir hvort endurheimt klukkutíðni TX senditækisins passi við æskilegan gagnahraða.

Hermiprófunarbekkurinn gerir eftirfarandi sannprófanir:
Tafla 7. Prófbekkur staðfestingar

Prófviðmið	Staðfesting
• Tenglaþjálfun á Gagnahraða HBR3 • Lestu DPCD skrárnar til að athuga hvort DP Status stillir og mælir bæði TX og RX Link Speed ​​tíðni.	Samþættir tíðniskoðun til að mæla tengihraðann tíðniúttak klukkunnar frá TX og RX senditækinu.
• Keyra myndbandamynstur frá TX til RX. • Staðfestu CRC fyrir bæði uppruna og vaska til að athuga hvort þeir passa saman	• Tengist myndmynsturrafall við DisplayPort Source til að búa til myndmynstur. • Prófbekkursstýring les næst bæði Source og Sink CRC úr DPTX og DPRX skrám og ber saman til að tryggja að bæði CRC gildin séu eins. Athugið: Til að tryggja að CRC sé reiknað verður þú að virkja Stuðningur CTS próf sjálfvirkni færibreytu.

Endurskoðunarsaga skjala fyrir F-Tile DisplayPort Intel FPGA IP Design Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2022.09.02	22.	20.0.1	•Breytt skjaltitil frá DisplayPort Intel Agilex F-Tile FPGA IP Design Example Notendahandbók um F-Tile DisplayPort Intel FPGA IP hönnun Example Notendahandbók. •Virkjaður AXIS Video Design Example afbrigði. •Fjarlægði Static Rate hönnun og setti Multi Rate Design Example. •Fjarlægði athugasemdina í DisplayPort Intel FPGA IP Design ExampLe Quick Start Guide sem segir að Intel Quartus Prime 21.4 hugbúnaðarútgáfa styður aðeins Preliminary Design Examples. •Skipti út Directory Structure myndinni fyrir rétta mynd. •Bætti við kafla sem endurnýjar ELF File undir Samantekt og prófun hönnunarinnar. • Uppfærði hlutann vélbúnaðar- og hugbúnaðarkröfur til að innihalda viðbótarvélbúnað kröfur.
2021.12.13	21.	20.0.0	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.
ISO 9001:2015 Skráð

Netútgáfa
Sendu athugasemdir
UG-20347
ID: 709308
Útgáfa: 2022.09.02

Skjöl / auðlindir

intel F-Tile DisplayPort FPGA IP hönnun Example [pdfNotendahandbók F-Tile DisplayPort FPGA IP hönnun Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Heimildir

• Notendahandbók