F-Tile Interlaken Intel FPGA IP hönnun Example

Flýtileiðarvísir

F-Tile Interlaken Intel® FPGA IP kjarninn býður upp á uppgerð prófunarbekk. Vélbúnaðarhönnun tdampLeið sem styður samantekt og vélbúnaðarprófun verður fáanlegt í Intel Quartus® Prime Pro Edition hugbúnaðarútgáfu 21.4. Þegar þú býrð til hönnunina tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina.
Prófbekkurinn og hönnun tdample styður NRZ og PAM4 ham fyrir F-tile tæki. F-Tile Interlaken Intel FPGA IP kjarninn býr til hönnun tdamples fyrir eftirfarandi studdar samsetningar fjölda akreina og gagnahraða.

IP-studdar samsetningar fjölda brauta og gagnahraða
Eftirfarandi samsetningar eru studdar í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 21.3. Allar aðrar samsetningar verða studdar í framtíðarútgáfu af Intel Quartus Prime Pro Edition.

Fjöldi brauta	Akreinarhraði (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Já	–	Já	Já	–
6	–	–	–	Já	Já
8	–	–	Já	Já	–
10	–	–	Já	Já	–
12	–	Já	Já	Já	–

Mynd 1. Þróunarskref fyrir hönnunina Example

Athugið: Vélbúnaðarsöfnun og prófun verður fáanleg í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 21.4.
F-Tile Interlaken Intel FPGA IP kjarnahönnunin tdample styður eftirfarandi eiginleika:

• Innri TX til RX serial loopback ham
• Myndar sjálfkrafa pakka í fastri stærð
• Grunngeta til að athuga pakka
• Geta til að nota System Console til að endurstilla hönnunina í endurprófunartilgangi

Mynd 2.Bálkamynd á háu stigi

Tengdar upplýsingar

• F-Tile Interlaken Intel FPGA IP notendahandbók
• F-Tile Interlaken Intel FPGA IP útgáfuskýringar

Kröfur um vélbúnað og hugbúnað

Til að prófa fyrrverandiampvið hönnun, notaðu eftirfarandi vélbúnað og hugbúnað:

• Intel Quartus Prime Pro Edition hugbúnaðarútgáfa 21.3
• Kerfisborð
• Styður hermir:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE eða Questa*

Athugið:  Vélbúnaðarstuðningur fyrir hönnun tdample verður fáanlegt í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 21.4.

Að búa til hönnunina

Mynd 3. Málsmeðferð

Fylgdu þessum skrefum til að búa til hönnunina tdample og prufubekkur:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ New Project Wizard til að búa til nýtt Intel Quartus Prime verkefni, eða smelltu File ➤ Opna verkefni til að opna núverandi Intel Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
2. Tilgreindu tækjafjölskylduna Agilex og veldu tæki með F-Tile fyrir hönnunina þína.
3. Finndu og tvísmelltu á F-Tile Interlaken Intel FPGA IP í IP vörulistanum. Nýtt IP afbrigði glugginn birtist.
4. Tilgreindu nafn á efstu stigi fyrir sérsniðið IP afbrigði þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
5. Smelltu á OK. Færibreytirtillinn birtist.

Mynd 4. Dæmiample Design Tab

6. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
7. Á fyrrvampá Hönnun flipanum, veldu Simulation valkostinn til að búa til prófbekkinn.
Athugið: Myndun valkostur er fyrir vélbúnað tdample hönnun, sem verður fáanleg í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 21.4.
8. Fyrir myndað HDL snið, bæði Verilog og VHDL valkostur er í boði.
9. Smelltu á Búa til tdample Hönnun. Valið ExampLe Design Directory gluggi birtist.
10. Ef þú vilt breyta hönnuninni tdampmöppuslóð eða nafn frá sjálfgefnum stillingum sem sýndar eru (ilk_f_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu.
11. Smelltu á OK.

Athugið: Í F-Tile Interlaken Intel FPGA IP hönnun tdampLe, SystemPLL er sjálfkrafa stofnað og tengt við F-Tile Interlaken Intel FPGA IP kjarna. SystemPLL stigveldisleiðin í hönnuninni tdample er:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL í hönnuninni tdample deilir sömu 156.26 MHz viðmiðunarklukkunni og senditækið.

Uppbygging skráa

F-Tile Interlaken Intel FPGA IP kjarninn býr til eftirfarandi files fyrir hönnun example:
Mynd 5. Uppbygging skráa

Tafla 2. Vélbúnaðarhönnun Example File Lýsingar
Þessar files eru íample_installation_dir>/ilk_f_0_example_design skrá.

File Nöfn	Lýsing
example_design.qpf	Intel Quartus Prime verkefni file.
example_design.qsf	Intel Quartus Prime verkefnastillingar file
example_design.sdc jtag_tímasetningarsniðmát.sdc	Synopsys hönnunarþvingun file. Þú getur afritað og breytt fyrir þína eigin hönnun.
sysconsole_testbench.tcl	Aðal file til að fá aðgang að System Console

Athugið: Vélbúnaðarstuðningur fyrir hönnun tdample verður fáanlegt í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 21.4.

Tafla 3. Prófbekkur File Lýsing

Þetta file er íample_installation_dir>/ilk_f_0_example_design/ example_design/rtl skrá.

File Nafn	Lýsing
top_tb.sv	Prófbekkur á hæsta stigi file.

Tafla 4. Testbench Scripts

Þessar files eru íample_installation_dir>/ilk_f_0_example_design/ example_design/testbench skrá

File Nafn	Lýsing
run_vcs.sh	Synopsys VCS handritið til að keyra prófunarbekkinn.
run_vcsmx.sh	Synopsys VCS MX handritið til að keyra prófunarbekkinn.
run_mentor.tcl	Siemens EDA ModelSim SE eða Questa handritið til að keyra prófunarbekkinn.

Hermir eftir hönnun Exampprófbekkur

Mynd 6. Verklag

Fylgdu þessum skrefum til að líkja eftir prófunarbekknum:

1. Við skipanalínuna skaltu breyta í prófunarbekksuppgerðina. Skráarslóðin erample_installation_dir>/example_design/ testbekkur.
2. Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Handritið þitt ætti að athuga hvort SOP og EOP talningin passi eftir að uppgerð er lokið.

Tafla 5. Skref til að keyra uppgerð

Hermir	Leiðbeiningar
VCS	Í skipanalínunni skaltu slá inn:   sh run_vcs.sh
VCS MX	Í skipanalínunni skaltu slá inn:   sh run_vcsmx.sh
ModelSim SE eða Questa	Í skipanalínunni skaltu slá inn:   vsim -do run_mentor.tcl Ef þú vilt frekar herma án þess að koma upp ModelSim GUI skaltu slá inn:   vsim -c -do run_mentor.tcl

3. Greindu niðurstöðurnar. Vel heppnuð uppgerð sendir og tekur á móti pökkum og sýnir „Test PASSED“.

Prófbekkurinn fyrir hönnunina tdample lýkur eftirfarandi verkefnum:

• Sýnir F-Tile Interlaken Intel FPGA IP kjarna.
• Prentar PHY stöðu.
• Athugar samstillingu metaframe (SYNC_LOCK) og orð (blokk) mörk (WORD_LOCK).
• Bíður eftir að einstakar akreinar séu læstar og jafnaðar.
• Byrjar að senda pakka.
• Athugar tölfræði pakka:
  • CRC24 villur
  • SOPs
  • EOPs

Eftirfarandi sampLe framleiðsla sýnir árangursríka uppgerð prufukeyrslu:

Að setja saman hönnunarfrvample

1. Tryggðu fyrrvamphönnunarkynslóðinni er lokið.
2. Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_installation_dir>/example_design.qpf>.
3. Í valmyndinni Vinnsla, smelltu á Start Compilation.

Hönnun Example Lýsing

Hönnunin fyrrvample sýnir virkni Interlaken IP kjarnans.

Hönnun Example Íhlutir

Fyrrverandiample design tengir kerfis- og PLL viðmiðunarklukkur og nauðsynlega hönnunarhluta. Fyrrverandiample design stillir IP kjarnann í innri loopback ham og býr til pakka á IP kjarna TX notendagagnaflutningsviðmótinu. IP kjarninn sendir þessa pakka á innri lykkjuleið í gegnum senditækið.
Eftir að IP kjarna móttakarinn hefur tekið við pökkunum á bakhliðinni vinnur hann úr Interlaken pakkanum og sendir þá á RX notendagagnaflutningsviðmótinu. FyrrverandiampLe design athugar hvort pakkarnir sem mótteknir og sendir séu passa saman.
F-Tile Interlaken Intel IP hönnunin tdample inniheldur eftirfarandi hluti:

1. F-Tile Interlaken Intel FPGA IP kjarna
2. Packet Generator og Packet Checker
3. F-Tile Reference og System PLL klukkur Intel FPGA IP kjarna

Tengimerki

Tafla 6. Hönnun Example Tengimerki

Höfn nafn	Stefna	Breidd (bitar)	Lýsing
mgmt_clk	Inntak	1	Inntak kerfisklukku. Klukkutíðni verður að vera 100 MHz.
pll_ref_clk	Inntak	1	Viðmiðunarklukka senditækis. Keyrir RX CDR PLL.
rx_pin	Inntak	Fjöldi akreina	SERDES gagnapinna fyrir móttakara.
tx_pin	Framleiðsla	Fjöldi akreina	Sendu SERDES gagnapinna.
rx_pin_n(1)	Inntak	Fjöldi akreina	SERDES gagnapinna fyrir móttakara.
tx_pin_n(1)	Framleiðsla	Fjöldi akreina	Sendu SERDES gagnapinna.
mac_clk_pll_ref	Inntak	1	Þetta merki verður að vera knúið áfram af PLL og verður að nota sama klukkugjafa sem rekur pll_ref_clk. Þetta merki er aðeins fáanlegt í PAM4 stillingu tækjaafbrigðum.
usr_pb_reset_n	Inntak	1	Núllstilling.

(1) Aðeins fáanlegt í PAM4 afbrigðum.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu.
*Önnur nöfn og vörumerki geta verið eign annarra.

Skrá kort

Athugið:

• Hönnun Exampskrá heimilisfang byrjar á 0x20** en Interlaken IP kjarna skrá heimilisfang byrjar á 0x10**.
• F-tile PHY skrá heimilisfang byrjar á 0x30** en F-tile FEC skrá heimilisfang byrjar á 0x40**. FEC skrá er aðeins fáanleg í PAM4 ham.
• Aðgangskóði: RO—Read Only, og RW—Read/Write.
• Kerfistölva les hönnunina tdample skráir og tilkynnir um prófunarstöðu á skjánum.

Tafla 7. Hönnun Example Register Map

Offset	Nafn	Aðgangur	Lýsing
8:00	Frátekið
8:01	Frátekið
8:02	Kerfi PLL endurstillt	RO	Eftirfarandi bitar gefa til kynna PLL endurstillingarbeiðni og virkja gildi: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
8:03	RX akrein samræmd	RO	Gefur til kynna RX akreinarstillingu.
8:04	WORD læst	RO	[NUM_LANES–1:0] – Auðkenning orða (blokkar).
8:05	Samstilling læst	RO	[NUM_LANES–1:0] – Samstilling með ramma.
8:06 – 8:09	CRC32 villufjöldi	RO	Gefur til kynna CRC32 villufjölda.
8'h0A	CRC24 villufjöldi	RO	Gefur til kynna CRC24 villufjölda.
8'h0B	Yfirfalls-/Unflæðismerki	RO	Eftirfarandi bitar gefa til kynna: • Biti [3] – TX undirflæðismerki • Biti [2] – TX yfirfallsmerki • Biti [1] – RX yfirfallsmerki
8'h0C	SOP telja	RO	Gefur til kynna fjölda SOP.
8'h0D	EOP tala	RO	Gefur til kynna fjölda EOP
8'h0E	Villufjöldi	RO	Gefur til kynna fjölda eftirfarandi villna: • Tap á akreinarlínu • Ólöglegt eftirlitsorð • Ólöglegt rammamynstur • SOP eða EOP vísir vantar
8'h0F	send_data_mm_clk	RW	Skrifaðu 1 í bita [0] til að virkja rafallmerkið.
8:10	Afgreiðsluvilla		Gefur til kynna afgreiðsluvillu. (SOP gagnavilla, rásnúmeravilla og PLD gagnavilla)
8:11	PLL læsing kerfisins	RO	Biti [0] gefur til kynna PLL læsingu.
8:14	TX SOP tala	RO	Gefur til kynna fjölda SOP sem pakkaframleiðandinn býr til.
8:15	TX EOP tala	RO	Gefur til kynna fjölda EOP sem pakkaframleiðandinn býr til.
8:16	Stöðugur pakki	RW	Skrifaðu 1 í bita [0] til að virkja samfellda pakkann.
áfram…

Offset	Nafn	Aðgangur	Lýsing
8:39	ECC villufjöldi	RO	Gefur til kynna fjölda ECC villna.
8:40	ECC leiðrétt villufjöldi	RO	Gefur til kynna fjölda leiðréttra ECC villna.
8:50	tile_tx_rst_n	WO	Flísar endurstillt í SRC fyrir TX.
8:51	tile_rx_rst_n	WO	Flísar endurstillt á SRC fyrir RX.
8:52	tile_tx_rst_ack_n	RO	Flísar endurstilla staðfesting frá SRC fyrir TX.
8:53	tile_rx_rst_ack_n	RO	Flísar endurstilla staðfesting frá SRC fyrir RX.

Endurstilla

Í F-Tile Interlaken Intel FPGA IP kjarnanum byrjarðu endurstillinguna (reset_n=0) og heldur þar til IP kjarninn skilar endurstillingarviðurkenningu (reset_ack_n=0). Eftir að endurstillingin hefur verið fjarlægð (reset_n=1) fer endurstillingarviðurkenningin aftur í upphafsstöðu
(reset_ack_n=1). Í hönnun frvample, rst_ack_sticky skrár geymir endurstillingarviðurkenningarstaðhæfinguna og kveikir síðan á því að endurstillingin er fjarlægð (reset_n=1). Þú getur notað aðrar aðferðir sem passa við hönnunarþarfir þínar.

Mikilvægt: Í öllum atburðarásum þar sem innri raðhringrásar er krafist, verður þú að losa TX og RX á F-flísinni sérstaklega í ákveðinni röð. Sjáðu handrit kerfisborðsins til að fá frekari upplýsingar.

Mynd 7.Endurstilla röð í NRZ ham

Mynd 8.Endurstilla röð í PAM4 ham

F-Tile Interlaken Intel FPGA IP hönnun Example User Guide Archives

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

Intel Quartus Prime útgáfa	IP kjarna útgáfa	Notendahandbók
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP hönnun Example Notendahandbók

Endurskoðunarsaga skjala fyrir F-Tile Interlaken Intel FPGA IP Design Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.10.04	21.3	3.0.0	• Bættur við stuðningi við nýjar akreinarhraðasamsetningar. Fyrir frekari upplýsingar, sjá Tafla: IP-studdar samsetningar fjölda brauta og gagnahraða. • Uppfærði studda hermalistann í kafla: Kröfur um vélbúnað og hugbúnað. • Bætt við nýjum endurstillingarskrám í kafla: Skrá kort.
2021.06.21	21.2	2.0.0	Upphafleg útgáfa.

Skjöl / auðlindir

intel F-Tile Interlaken Intel FPGA IP hönnun Example [pdfNotendahandbók F-Tile Interlaken Intel FPGA IP hönnun Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Hönnun Example

Heimildir

• Notendahandbók