Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

Flýtileiðarvísir

Low Latency E-Tile 40G Ethernet Intel® FPGA IP kjarninn býður upp á uppgerð prófunarbekk og vélbúnaðarhönnun td.ample sem styður samantekt og vélbúnaðarprófanir. Þegar þú býrð til hönnunina tdample, Intel Quartus® Prime IP breytu ritstjóri býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði. Að auki geturðu hlaðið niður samsettu vélbúnaðarhönnuninni í Intel tækjasértæka þróunarbúnaðinn fyrir gagnvirkar prófanir. Intel FPGA IP inniheldur einnig tdampLe verkefni sem þú getur notað til að áætla fljótt IP kjarnasvæði og tímasetningu. Low Latency E-Tile 40G Ethernet Intel FPGA IP styður hönnun tdample kynslóð með breitt úrval af breytum. Hins vegar er hönnun fyrrvamplesar ná ekki yfir allar mögulegar breytur á Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.

Þróunarskref fyrir hönnunina Example

Tengdar upplýsingar

• Low Latency E-Tile 40G Ethernet Intel FPGA IP notendahandbók
  Fyrir nákvæmar upplýsingar um Low Latency E-Tile 40G Ethernet IP.
• Low Latency E-Tile 40G Ethernet Intel FPGA IP útgáfuskýrslur
  IP útgáfuskýrslur lista IP breytingar í tiltekinni útgáfu.

Búa til Hönnun Example

Málsmeðferð

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

ExampHönnunarflipi í Low Latency E-Tile 40G Ethernet Parameter Editor
Veldu Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit til að búa til hönnun tdample fyrir Intel Stratix® 10 tæki. Veldu Agilex F-series Transceiver-SoC Development Kit til að búa til hönnun tdample fyrir Intel Agilex™ tæki.

Fylgdu þessum skrefum til að búa til vélbúnaðarhönnunina tdample og prufubekkur:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ Ný verkefnishjálp
   að búa til nýtt Intel Quartus Prime verkefni, eða File ➤ Opna verkefni til að opna núverandi Intel Quartus Prime hugbúnaðarverkefni. Töframaðurinn biður þig um að tilgreina tækjafjölskyldu og tæki.
   Athugið: Hönnunin fyrrvample skrifar yfir valið með tækinu á markborðinu. Þú tilgreinir markborðið í valmynd hönnunar tdample valkostir í Example Hönnun flipinn (skref 8).
2. Í IP vörulistanum, finndu og veldu Low Latency E-Tile 40G Ethernet Intel FPGA IP. Nýtt IP afbrigði glugginn birtist.
3. Tilgreindu nafn á efstu stigi fyrir sérsniðna IP-afbrigðið þitt. Intel Quartus Prime IP breytur ritstjóri vistar IP afbrigði stillingar í a file nefndur .ip.
4. Smelltu á OK. IP breytu ritstjórinn birtist.
5. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
   Athugið: Low Latency E-Tile 40G Ethernet Intel FPGA IP hönnun tdample hermir ekki rétt og virkar ekki rétt ef þú tilgreinir einhverja af eftirfarandi færibreytum:
   1. Kveikt á virkja forgangsflutningi
   2. Tilbúin töf stillt á gildið 3
   3. Virkja TX CRC innsetningu slökkt
6. Á fyrrvample Hönnun flipinn, undir Example Hönnun Files, virkjaðu Simulation valkostinn til að búa til prófunarbekkinn og veldu Synthesis valkostinn til að búa til eingöngu samansafn og vélbúnaðarhönnun td.amples.
   Athugið: Á fyrrvampá Hönnun flipanum, undir Myndað HDL snið, er aðeins Verilog HDL í boði. Þessi IP kjarni styður ekki VHDL.
7. Undir Target Development Kit velurðu Stratix 10 TX E-Tile Sendimóttakara Signal Integrity Development Kit eða Agilex F-series Transceiver-SoC Development Kit.
   Athugið: Þróunarsettið sem þú velur skrifar yfir tækjavalið í skrefi
   1. Intel Stratix 10 E-tile marktæki er 1SG280LU3F50E3VGS1.
   2. Markmið Intel Agilex E-flísar tækisins er AGFB014R24A2E2VR0.
8. Smelltu á Búa til Example Hönnunarhnappur. Valið ExampLe Design Directory gluggi birtist.
9. Ef þú vilt breyta hönnuninni tdampmöppuslóð eða nafn frá sjálfgefnum stillingum sem sýndar eru (alt_e40c3_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu (ample_dir>).
10. Smelltu á OK.

Tengdar upplýsingar

• IP kjarnafæribreytur
  Veitir frekari upplýsingar um að sérsníða IP kjarna þinn.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA þróunarsett

Hönnun Example færibreytur

Færibreytur í Example Design Tab

Parameter	Lýsing
Veldu Hönnun	Fæst tdample hönnun fyrir IP færibreytur stillingar. Þegar þú velur hönnun úr forstillingarsafninu sýnir þessi reitur valda hönnun.
Example Hönnun Files	The files að búa til fyrir mismunandi þróunarstig. •    Uppgerð— býr til hið nauðsynlega files til að líkja eftir fyrrverandiamphönnun. •    Myndun-myndar myndunina files. Notaðu þessar files að setja saman hönnunina í Intel Quartus Prime Pro Edition hugbúnaðinum fyrir vélbúnaðarprófanir og framkvæma kyrrstæða tímagreiningu.
Mynda File Snið	Snið RTL files fyrir uppgerð—Verilog eða VHDL.
Veldu stjórn	Styður vélbúnaður fyrir hönnunarútfærslu. Þegar þú velur Intel þróunarborð, er Marktæki er sá sem passar við tækið á þróunarsettinu. Ef þessi valmynd er ekki tiltæk er engin studd borð fyrir þá valkosti sem þú velur. Agilex F-röð Transceiver-SoC þróunarsett: Þessi valkostur gerir þér kleift að prófa hönnunina tdample á völdum Intel FPGA IP þróunarbúnaði. Þessi valkostur velur sjálfkrafa Marktæki af AGFB014R24A2E2VR0. Ef endurskoðun borðsins þíns hefur aðra tækjaeinkunn geturðu breytt marktækinu.
áfram…

Parameter	Lýsing
	Stratix 10 TX E-Tile Sendimóttakari Signal Integrity Development Kit: Þessi valkostur gerir þér kleift að prófa hönnunina tdample á völdum Intel FPGA IP þróunarbúnaði. Þessi valkostur velur sjálfkrafa Marktæki af 1ST280EY2F55E2VG. Ef endurskoðun borðsins þíns hefur aðra tækjaeinkunn geturðu breytt marktækinu. Engin: Þessi valkostur útilokar vélbúnaðarþætti fyrir hönnunina tdample.

Uppbygging skráa
Low Latency E-Tile 40G Ethernet IP kjarna hönnun tdample file möppur innihalda eftirfarandi myndað files fyrir hönnun example.

Skráaruppbygging fyrir myndaða hönnun Example

• Uppgerðin files (prófunarbekkur eingöngu fyrir uppgerð) eru staðsettir íample_dir>/example_prófbekkur.
• Safn-eingöngu frvample design er staðsett íample_dir>/ compilation_test_design.
• Vélbúnaðarstillingar og prófun files (vélbúnaðarhönnunin tdample) eru staðsett íample_dir>/hardware_test_design

Skrá og File Lýsingar

File Nöfn	Lýsing
eth_ex_40g.qpf	Intel Quartus Prime verkefni file.
eth_ex_40g.qsf	Intel Quartus Prime verkefnastillingar file.
áfram…

File Nöfn	Lýsing
eth_ex_40g.sdc	Synopsys* Hönnunartakmarkanir file. Þú getur afritað og breytt þessu file fyrir þína eigin Low Latency E-Tile 40G Ethernet Intel FPGA IP hönnun.
eth_ex_40g.srf	Bælingarregla fyrir Intel Quartus Prime verkefnisskilaboð file.
eth_ex_40g.v	Verilog HDL hönnun á hæsta stigi tdample file.
eth_ex_40g_clock.sdc	Synopsys hönnunartakmarkanir file fyrir klukkur.
algengt/	Vélbúnaðarhönnun tdample stuðningur files.
hwtest/main.tcl	Aðal file til að fá aðgang að System Console.

Hermir eftir hönnun Exampprófbekkur
Þú getur sett saman og líkt eftir hönnuninni með því að keyra uppgerð skriftu frá skipanalínunni.

1. Við skipanalínuna skaltu breyta vinnuskránni íample_dir>/example_prófbekkur.
2. Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum

Leiðbeiningar til að líkja eftir prófunarbekknum

Hermir	Leiðbeiningar
ModelSim*	Í skipanalínunni skaltu slá inn vsim -do run_vsim.do. Ef þú vilt frekar herma án þess að koma upp ModelSim GUI skaltu slá inn vsim -c -do run_vsim.do. Athugið: ModelSim-AE og ModelSim-ASE hermir geta ekki hermt eftir þessum IP kjarna. Þú verður að nota annan studdan ModelSim hermi eins og ModelSim SE.
VCS*	Í skipanalínunni skaltu slá inn sh run_vcs.sh
VCS MX	Í skipanalínunni skaltu slá inn sh run_vcsmx.sh. Notaðu þetta handrit þegar hönnunin inniheldur Verilog HDL og System Verilog með VHDL.
NCSim	Í skipanalínunni skaltu slá inn sh run_ncsim.sh
Xcelium*	Í skipanalínunni skaltu slá inn sh run_xcelium.sh

Vel heppnuð uppgerð endar með eftirfarandi skilaboðum: Simulation Passed. eða Prófbekkur lokið. Eftir farsælan árangur geturðu greint niðurstöðurnar.

Að setja saman og stilla hönnun Example í Vélbúnaði
Intel FPGA IP kjarna breytur ritstjóri gerir þér kleift að setja saman og stilla hönnunina tdample á markþróunarsetti

Til að setja saman og stilla hönnun tdample á vélbúnaði skaltu fylgja þessum skrefum:

1. Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og veldu Processing ➤ Start Compilation til að setja saman hönnunina.
2. Eftir að þú býrð til SRAM hlut file .sof, fylgdu þessum skrefum til að forrita vélbúnaðarhönnunina tdample á Intel tækinu:
   1. Veldu Verkfæri ➤ Forritari.
   2. Í Forritaranum, smelltu á Vélbúnaðaruppsetning.
   3. Veldu forritunartæki.
   4. Veldu og bættu Intel TX borðinu við Intel Quartus Prime Pro Edition setu þína.
   5. Gakktu úr skugga um að Mode sé stillt á JTAG.
   6. Veldu Intel tækið og smelltu á Bæta við tæki. Forritarinn birtir blokkarmynd af tengingum milli tækjanna á borðinu þínu.
   7. Í röðinni með .sof þitt skaltu haka í reitinn fyrir .sof.
   8. Kveiktu á Program/Configure valkost fyrir .sof.
   9. Smelltu á Start.

Tengdar upplýsingar

• Stigvaxandi samantekt fyrir stigveldis- og teymistengda hönnun
• Forritun Intel FPGA tæki

Breyting á marktæki í vélbúnaðarhönnun Example
Ef þú hefur valið Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit sem marktækið þitt, þá býr Low Latency E-Tile 40G Ethernet Intel FPGA IP kjarnann til vélbúnaðar fyrrverandiampLe hönnun fyrir marktæki 1ST280EY2F55E2VG. Ef þú hefur valið Agilex F-series Transceiver-SoC þróunarbúnað sem marktækið þitt, þá býr Low Latency E-Tile 40G Ethernet Intel FPGA IP kjarnann til vélbúnaðar td.ampLe hönnun fyrir marktæki AGFB014R24A2E2VR0. Tilgreint marktæki gæti verið frábrugðið tækinu á þróunarbúnaðinum þínum. Til að breyta marktækinu í vélbúnaðarhönnun þinni, tdample, fylgdu þessum skrefum:

1. Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og opnaðu vélbúnaðarprófunarverkefnið file /hardware_test_design/eth_ex_40g.qpf.
2. Í valmyndinni Verkefni, smelltu á Tæki. Tækisglugginn birtist.
3. Í svarglugganum Tæki, veldu E-flísar byggða miðbúnaðartöflu sem passar við hlutanúmer tækisins á þróunarbúnaðinum þínum. Sjá hlekkinn á þróunarbúnaðinum á Intel websíða fyrir frekari upplýsingar.
4. Hvetjandi birtist þegar þú velur tæki, eins og sýnt er á myndinni hér að neðan. Veldu Nei til að varðveita mynduð pinnaúthlutun og I/O úthlutun.
   Intel Quartus Prime hvetja til tækjavals
5. Framkvæmdu fulla samantekt á hönnuninni þinni.

Þú getur nú prófað hönnunina á vélbúnaðinum þínum.

Tengdar upplýsingar

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA þróunarsett

Er að prófa Low Latency E-Tile 40G Ethernet Intel FPGA IP hönnun í vélbúnaði
Eftir að þú hefur sett saman Low Latency E-Tile 40G Ethernet Intel FPGA IP kjarnahönnun tdample og stilla það á Intel tækinu þínu, geturðu notað System Console til að forrita IP kjarna og innbyggða Native PHY IP kjarna skrár hans. Til að kveikja á System Console og prófa vélbúnaðarhönnunina tdample, fylgdu þessum skrefum:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum skaltu velja Tools ➤ System Debugging Tools ➤ System Console til að ræsa kerfisborðið.
2. Í Tcl Console glugganum skaltu slá inn cd hwtest til að breyta möppunni í /hardware_test_design/hwtest.
3. Sláðu inn source main.tcl til að opna tengingu við JTAG húsbóndi.

Viðbótarhönnun tdampLe skipanir eru tiltækar til að forrita IP kjarna:

• chkphy_status: Sýnir klukkutíðni og stöðu PHY læsingar.
• chkmac_stats: Sýnir gildin í MAC tölfræðiteljaranum.
• clear_all_stats: Hreinsar IP kjarna tölfræðiteljarana.
• start_pkt_gen: Ræsir pakkaframleiðandann.
• stop_pkt_gen: Stöðvar pakkaframleiðandann.
• sys_reset_digital_analog: Núllstilling.
• lykkja_á: Kveikir á innri serial loopback
• loop_off: Slökkvið á innri raðhringrás.
• reg_lestur : Skilar IP kjarna skráargildinu á .
• reg_skrifa : Skrifar í IP kjarnaskrána á heimilisfangi .

Fylgdu prófunarferlinu í hlutanum Vélbúnaðarprófun í hönnuninni, tdample og athugaðu prófunarniðurstöðurnar í System Console.

Tengdar upplýsingar
Greining og kembiforrit hönnunar með System Console

Hönnun Example Lýsing

E-flísar byggð 40G Ethernet hönnun tdampLe sýnir virkni Low Latency E-Tile 40G Ethernet Intel FPGA IP kjarna, með E-tile byggt sendiviðmóti sem er í samræmi við IEEE 802.3ba staðal CAUI-4 forskriftina. Þú getur búið til hönnunina frá Example Hönnun flipinn í Low Latency E-Tile 40G Ethernet Intel FPGA IP breytu ritstjóra.
Til að búa til hönnunina tdample, þú verður fyrst að stilla færibreytugildin fyrir IP kjarnaafbrigðið sem þú ætlar að búa til í lokaafurðinni þinni. Að búa til hönnunina tdample býr til afrit af IP kjarnanum; prófunarbekkurinn og vélbúnaðarhönnun tdampLe nota þetta afbrigði sem DUT. Ef þú stillir ekki færibreytugildin fyrir DUT til að passa við færibreytugildin í lokaafurðinni þinni, mun hönnunin tdampLeið sem þú býrð til notar ekki IP kjarnaafbrigðið sem þú ætlar að.

Athugið:
Prófbekkurinn sýnir grunnpróf á IP kjarnanum. Það er ekki ætlað að koma í staðinn fyrir fullt sannprófunarumhverfi. Þú verður að framkvæma víðtækari sannprófun á þinni eigin Low Latency E-Tile 40G Ethernet Intel FPGA IP hönnun í uppgerð og í vélbúnaði.

Eiginleikar

• Styður 40G Ethernet MAC/PCS IP kjarna fyrir E-flísar senditæki sem notar Intel Stratix 10 eða Intel Agilex tæki.
• Styður inngangs- og tengiþjálfun.
• Myndar hönnun tdample með MAC tölfræði teljara lögun.
• Býður upp á prófunarbekk og uppgerð handrit.

Kröfur um vélbúnað og hugbúnað
Til að prófa fyrrverandiampvið hönnun, notaðu eftirfarandi vélbúnað og hugbúnað:

• Intel Quartus Prime Pro Edition hugbúnaður
• Kerfisborð
• ModelSim, VCS, VCS MX, NCSim eða Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit eða Intel Agilex F-series Transceiver-SoC Development Kit

Virkni lýsing
Þessi hluti lýsir 40G Ethernet MAC/PCS IP kjarna með því að nota Intel tækið í E-tile byggt senditæki. Í sendingaráttinni tekur MAC við ramma viðskiptavinar og setur inn inter-pakkabil (IPG), formáli, upphaf rammaskilgreiningar (SFD), fyllingu og CRC bita áður en þau eru send til PHY. PHY kóðar MAC rammann eins og krafist er fyrir áreiðanlega sendingu yfir miðilinn til ytri enda. Í móttökustefnu sendir PHY ramma til MAC. MAC tekur við ramma frá PHY, framkvæmir athuganir, fjarlægir CRC, formál og SFD og sendir restina af rammanum til viðskiptavinarins.

Uppgerð

Prófbekkurinn sendir umferð í gegnum IP kjarnann, æfir sendingarhlið og móttökuhlið IP kjarnans.

Low Latency E-Tile 40G Ethernet hönnun Example Block Diagram

Hermihönnunin tdampefsta prófið file er basic_avl_tb_top.sv. Þetta file veitir klukkutilvísun clk_ref upp á 156.25 Mhz til PHY. Það felur í sér verkefni að senda og taka á móti 10 pakka.

Low Latency E-Tile 40G Ethernet Core Testbekkur File Lýsingar

File Nöfn	Lýsing
Prófbekkur og uppgerð Files
basic_avl_tb_top.sv	Prófbekkur á hæsta stigi file. Prófbekkurinn sýnir DUT og keyrir Verilog HDL verkefni til að búa til og samþykkja pakka.
basic_avl_tb_top_nc.sv	Prófbekkur á hæsta stigi file samhæft við NCSim hermir.
basic_avl_tb_top_msim.sv	Prófbekkur á hæsta stigi file samhæft við ModelSim hermir.
Testbench Scripts
run_vsim.do	Mentor Graphics* ModelSim handritið til að keyra prófunarbekkinn.
run_vcs.sh	Synopsys VCS handritið til að keyra prófunarbekkinn.
áfram…

File Nöfn	Lýsing
run_vcsmx.sh	Synopsys VCS MX handritið (samsett Verilog HDL og System Verilog með VHDL) til að keyra prófunarbekkinn.
run_ncsim.sh	Cadence NCSim handritið til að keyra prófunarbekkinn.
run_xcelium.sh	Cadence Xcelium handritið til að keyra prófunarbekkinn.

Vel heppnuð prufukeyrsla sýnir úttak sem staðfestir eftirfarandi hegðun:

1. Bíður eftir að RX klukka leysist
2. Prentar PHY stöðu
3. Sendir 10 pakka
4. Tekið á móti 10 pakka
5. Sýnir „Testbekkur lokið“.

Eftirfarandi sampLe framleiðsla sýnir árangursríka uppgerð prufukeyrslu:

• #Bíður eftir RX röðun
• #RX deskew læst
• #RX akreinarstilling læst
• #TX virkt
• #**Sendir pakka 1…
• #**Sendir pakka 2…
• #**Sendir pakka 3…
• #**Sendir pakka 4…
• #**Sendir pakka 5…
• #**Sendir pakka 6…
• #**Sendir pakka 7…
• #**Mótekinn pakki 1…
• #**Sendir pakka 8…
• #**Mótekinn pakki 2…
• #**Sendir pakka 9…
• #**Mótekinn pakki 3…
• #**Sendir pakka 10…
• #**Mótekinn pakki 4…
• #**Mótekinn pakki 5…
• #**Mótekinn pakki 6…
• #**Mótekinn pakki 7…
• #**Mótekinn pakki 8…
• #**Mótekinn pakki 9…
• #**Mótekinn pakki 10…

Tengdar upplýsingar
Hermir eftir hönnun ExampLe Testbench á síðu 7

Vélbúnaðarprófun
Í vélbúnaðarhönnun tdample, þú getur forritað IP-kjarna í innri raðhleðsluham og búið til umferð á sendingarhliðinni sem fer aftur í gegnum móttökuhliðina.

Low Latency E-Tile 40G Ethernet IP Vélbúnaður Hönnun Example High Level Block Diagram

Low Latency E-Tile 40G Ethernet vélbúnaðarhönnun tdample inniheldur eftirfarandi hluti:

• Low Latency E-Tile 40G Ethernet Intel FPGA IP kjarna.
• Viðskiptavinarrökfræði sem samhæfir forritun IP kjarnans og pakkagerð og eftirlit.
• IOPLL til að búa til 100 MHz klukku frá 50 MHz inntaksklukku til vélbúnaðarhönnunarinnar tdample.
• JTAG stjórnandi sem hefur samskipti við Intel System Console. Þú átt samskipti við rökfræði viðskiptavinarins í gegnum System Console.

Fylgdu málsmeðferðinni á tengdum upplýsingatengli sem fylgir til að prófa hönnunina tdample í völdum vélbúnaði.

Tengdar upplýsingar

• Að prófa Low Latency E-Tile 40G Ethernet Intel FPGA IP hönnun í vélbúnaði á síðu 9
• Greining og kembiforrit hönnunar með System Console

Innra lykkjupróf
Keyrðu þessi skref til að framkvæma innri afturköllunarprófið:

1. Endurstilla kerfið.
   sys_reset_digital_analog
2. Sýna klukkutíðni og PHY stöðu.
   chkphy_status
3. Kveiktu á innri afturköllunarprófinu.
   lykkja_á
4. Sýna klukkutíðni og PHY stöðu. rx_clk er stillt á 312.5 MHz og
   rx_pcs_ready er stillt á 1.
   chkphy_status
5. Ræstu pakkaframleiðandann.
   start_pkt_gen
6. Stöðvaðu pakkaframleiðandann.
   stop_pkt_gen
7. Review fjölda sendra og móttekinna pakka.
   chkmac_stats
8. Slökktu á innri afturköllunarprófinu.
   lykkja_af

Ytri lykkjupróf
Keyrðu þessi skref til að framkvæma ytri afturköllunarprófið:

1. Endurstilla kerfið.
   sys_reset_digital_analog
2. Sýna klukkutíðni og PHY stöðu. rx_clk er stillt á 312.5 MHz og
   rx_pcs_ready er stillt á 1. chkphy_status
3. Ræstu pakkaframleiðandann.
   start_pkt_gen
4. Stöðvaðu pakkaframleiðandann.
   stop_pkt_gen
5. Review fjölda sendra og móttekinna pakka.
   chkmac_stats

Low Latency E-Tile 40G Ethernet hönnun Example Registers

Lág leynd E-Tile 40G Ethernet Vélbúnaðarhönnun Example Register Map
Listar yfir minniskortað skráarsvið fyrir vélbúnaðarhönnunina tdample. Þú opnar þessar skrár með reg_read og reg_write aðgerðunum í kerfisborðinu.

Orðajöfnun	Skráningartegund
0x300-0x3FF	PHY skráir
0x400-0x4FF	TX MAC skrár
0x500-0x5FF	RX MAC skrár
0x800-0x8FF	Tölfræði teljara skrár – TX stefna
0x900-0x9FF	Tölfræði teljaraskrár – RX stefna
0x1000-1016	Packet Client skráir sig

Pakkaviðskiptavinaskrár
Þú getur sérsniðið Low Latency E-Tile 40G Ethernet vélbúnaðarhönnun tdample með því að forrita viðskiptavinaskrárnar.

Addr	Nafn	Bit	Lýsing	HW endurstilla gildi	Aðgangur
0x1008	Stilla pakkastærð	[29:0]	Tilgreindu sendingarpakkastærð í bætum. Þessir bitar eru háðir PKT_GEN_TX_CTRL skránni. • Biti [29:16]: Tilgreindu efri mörk pakkastærðar í bætum. Þetta á aðeins við um stigvaxandi stillingu. • Bita [13:0]: — Fyrir fasta stillingu tilgreina þessir bitar sendingarpakkastærð í bætum. — Fyrir stigvaxandi ham, tilgreina þessir bitar stigvaxandi bæti fyrir pakka.	0x25800040	RW
0x1009	Pakkanúmerastýring	[31:0]	Tilgreindu fjölda pakka sem á að senda frá pakkaframleiðandanum.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Biti [0]: Frátekið. • Biti [1]: Slökkva biti fyrir pakkarafall. Stilltu þennan bita á gildið 1 til að slökkva á pakkaframleiðandanum og endurstilltu hann á gildið 0 til að kveikja á pakkarafallinu. • Biti [2]: Frátekið. • Biti [3]: Hefur gildið 1 ef IP kjarninn er í MAC loopback ham; hefur gildið 0 ef pakkabiðlarinn notar pakkaframleiðandann.	0x6	RW
áfram…

Addr	Nafn	Bit	Lýsing	HW endurstilla gildi	Aðgangur
			• Bita [5:4]: — 00: Handahófskennd stilling — 01: Föst stilling — 10: Stigvaxandi stilling • Biti [6]: Stilltu þennan bita á 1 til að nota 0x1009 skrá til að slökkva á pakkaframleiðanda miðað við fastan fjölda pakka til að senda. Annars er biti [1] af PKT_GEN_TX_CTRL skránni notaður til að slökkva á pakkaframleiðandanum. • Biti [7]: — 1: Fyrir sendingu án bils á milli pakka. — 0: Fyrir sendingu með handahófi bil á milli pakka.
0x1011	Áfangastaður lægri 32 bitar	[31:0]	Heimilisfang áfangastaðar (lægri 32 bitar)	0x56780ADD	RW
0x1012	Heimilisfang áfangastaðar efri 16 bitar	[15:0]	Heimilisfang áfangastaðar (efri 16 bitar)	0x1234	RW
0x1013	Heimildarfang lægra 32 bita	[31:0]	Heimildarfang (lægri 32 bitar)	0x43210ADD	RW
0x1014	Heimildarfang efri 16 bita	[15:0]	Heimildarfang (efri 16 bitar)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback endurstillt. Stilltu á gildið 1 til að endurstilla hönnunina tdample MAC loopback.	1'b0	RW

Tengdar upplýsingar
Low Latency E-Tile 40G Ethernet Control and Status Register Lýsingar Lýsir Low Latency E-Tile 40G Ethernet IP kjarna skrárnar.

Hönnun Example Tengimerki
Low Latency E-Tile 40G Ethernet prófunarbekkurinn er sjálfstæður og krefst þess ekki að þú keyrir nein inntaksmerki.

Lág leynd E-Tile 40G Ethernet Vélbúnaðarhönnun Example Tengimerki

Merki	Stefna	Athugasemdir
klk50	Inntak	Þessi klukka er knúin áfram af borðsveiflunum. • Ekið á 50 MHz á Intel Stratix 10 borði. • Ekið á 100 MHz á Intel Agilex borði. Vélbúnaðarhönnun tdample beinir þessari klukku til inntaks IOPLL á tækinu og stillir IOPLL til að keyra 100 MHz klukku innbyrðis.
clk_ref	Inntak	Ekið á 156.25 MHz.
áfram…

Merki	Stefna	Athugasemdir
cpu_resetn	Inntak	Endurstillir IP kjarnann. Virkur lágur. Keyrir alþjóðlega harða endurstillinguna csr_reset_n að IP kjarnanum.
tx_serial[3:0]	Framleiðsla	Senditæki PHY úttak raðgagna.
rx_serial[3:0]	Inntak	Senditæki PHY inntaksraðgögn.
user_led[7:0]	Framleiðsla	Stöðumerki. Vélbúnaðarhönnun tdample tengir þessa bita til að keyra LED á markborðinu. Einstakir bitar endurspegla eftirfarandi merkjagildi og klukkuhegðun: • [0]: Aðal endurstillingarmerki á IP kjarna • [1]: Skipt útgáfa af clk_ref • [2]: Skipt útgáfa af clk50 • [3]: Skipt útgáfa af 100 MHz stöðuklukku • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Tengdar upplýsingar
Tengi og merkjalýsingar Veitir nákvæmar lýsingar á Low Latency E-Tile 40G Ethernet IP kjarnamerkjunum og viðmótunum sem þau tilheyra.

Low Latency E-Tile 40G Ethernet Intel FPGA IP skjalasafn
Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

Intel Quartus Prime útgáfa	IP kjarna útgáfa	Notendahandbók
20.1	19.1.0	Low Latency E-Tile 40G Ethernet hönnun Example Notendahandbók

Endurskoðunarsaga skjala fyrir E-flísar með litlum biðtíma 40G Ethernet hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2020.06.22	20.2	20.0.0	Bætt við tækjastuðningi fyrir Intel Agilex tæki.
2020.04.13	20.1	19.1.0	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. Önnur nöfn og vörumerki má gera tilkall til sem eign annarra.

Skjöl / auðlindir

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdfNotendahandbók Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Lítil leynd, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Heimildir

• Notendahandbók