Intel Triple-Speed Ethernet Agilex FPGA IP hönnun Example
Flýtileiðarvísir
Þriggja hraða Ethernet Intel® FPGA IP fyrir Intel Agilex™ veitir möguleika á að búa til hönnun td.amples fyrir valdar stillingar, sem gerir þér kleift að:
- Taktu saman hönnunina til að fá mat á IP svæðisnotkun og tímasetningu.
- Líktu eftir hönnuninni til að sannreyna IP-virkni með uppgerð.
- Prófaðu hönnunina á vélbúnaðinum með því að nota Intel Agilex I-Series Transceiver-SoC þróunarbúnaðinn.
- Þegar þú býrð til hönnun tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
Athugið: Vélbúnaðarstuðningur er ekki í boði eins og er í Intel Quartus® Prime Pro Edition hugbúnaðarútgáfu 22.3.
Þróun Stages fyrir Hönnun Example
Athugið: Í Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 22.3 þarf plástur til að koma í veg fyrir bilun í uppgerð á hönnuninni fyrrverandiample. Nánari upplýsingar er að finna í KDB hlekknum: Af hverju mistekst uppgerð fyrir Triple-Speed Ethernet Intel FPGA IP Multiport Design Example?.
Tengdar upplýsingar
Hvers vegna mistekst uppgerð fyrir Triple-Speed Ethernet Intel® FPGA IP Multiport Design Example?.
Uppbygging skráa
Þriggja hraða Ethernet Intel FPGA IP hönnunin tdample file möppur innihalda eftirfarandi myndað files fyrir 10/100/1000 Multiport Ethernet MAC Design Example með 1000BASE-X/SGMII PCS og Embedded PMA
- Vélbúnaðarstillingar og prófun files (vélbúnaðarhönnunin tdample) eru staðsett íample_dir>/hardware_test_design.
- Uppgerðin files (prófunarbekkur eingöngu fyrir uppgerð) eru staðsettir íample_dir>/example_prófbekkur.
- Hönnunin sem eingöngu er safnað saman, tdample er staðsett íample_dir>/ compilation_test_design.
- Safnprófið og vélbúnaðarprófahönnunin er notuð files innample_dir>/ex_tse/common.
Skráarbygging fyrir hönnunina Example
Tafla 1. Triple-Speed Ethernet Intel FPGA IP Testbekkur File Lýsing
| Skrá/File | Lýsing |
| Prófbekkur og uppgerð Files | |
| <design_example_dir>/example_testbench/ basic_avl_tb_top_mac_pcs.sv | Prófbekkur á hæsta stigi file. Prófbekkurinn sýnir DUT og keyrir Verilog HDL verkefni til að búa til og samþykkja pakka. |
| Testbench Scripts | |
| <design_example_dir>/example_testbench/ run_vsim_mac_pcs.sh | ModelSim handritið til að keyra prófunarbekkinn. |
| áfram… | |
| Skrá/File | Lýsing |
| <design_example_dir>/example_testbench/ run_vcs_mac_pcs.sh | Synopsys* VCS forskriftin til að keyra prófunarbekkinn. |
| <design_example_dir>/example_testbench/ run_vcsmx_mac_pcs.sh | Synopsys VCS MX handritið (samsett Verilog HDL og System Verilog með VHDL) til að keyra prófunarbekkinn |
| <design_example_dir>/example_testbench/ run_xcelium_mac_pcs.sh | Xcelium* forskriftin til að keyra prófunarbekkinn. |
Tafla 2. Þriggja hraða Ethernet Intel FPGA IP Vélbúnaðarhönnun Example File Lýsing
| Skrá/File | Lýsing |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qpf | Intel Quartus Prime verkefni file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qsf | Intel Quartus Prime verkefnastillingar file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.sdc | Synopsys hönnunartakmarkanir files. Þú getur afritað og breytt þessu files fyrir þína eigin Intel Stratix® 10 hönnun. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.v | Verilog HDL hönnun á hæsta stigi tdample file. |
| <design_example_dir>/hardware_test_design/ common/ | Vélbúnaðarhönnun tdample stuðningur files. |
Búa til Hönnun Example
Aðferð til að búa til hönnun Example
ExampHönnunarflipi í þríhraða Ethernet Intel FPGA IP færibreyturitlinum
Fylgdu þessum skrefum til að búa til vélbúnaðarhönnunina tdample og prufubekkur:
- Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ New Project Wizard til að búa til nýtt Quartus Prime verkefni, eða File ➤ Opið verkefni til að opna fyrirliggjandi Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
- Veldu Intel Agilex tækjafjölskyldu og veldu tæki sem hefur LVDS.
- Smelltu á Ljúka til að loka hjálpinni.
- Í IP vörulistanum, finndu og veldu Interface Protocol ➤ Ethernet ➤ 1G Multirate
- Ethernet ➤ Þrefaldur-hraða Ethernet Intel FPGA IP. Glugginn Nýtt IP afbrigði birtist.
- Tilgreindu nafn á efstu stigi fyrir sérsniðið IP afbrigði þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
- Smelltu á OK. Færibreyturitlar birtast.
- Til að búa til hönnun tdample, veldu hönnun tdampsettu forstillinguna úr forstillingarsafninu og smelltu á Apply. Þegar þú velur hönnun fyllir kerfið sjálfkrafa út IP-breytur fyrir hönnunina. Færu ritstjórinn setur sjálfkrafa færibreyturnar sem þarf til að búa til hönnunina tdample. Ekki breyta forstilltum breytum á IP flipanum.
- Til dæmisample Hönnun Files, veldu Simulation valkostinn til að búa til prófunarbekkinn, eða Synthesis valkostinn til að búa til vélbúnaðarhönnunina tdample.
- Athugið: Þú verður að velja að minnsta kosti einn af valkostunum til að búa til hönnunina tdample.
- Á fyrrvampá Hönnun flipanum, undir Myndað HDL snið, veldu Verilog HDL eða VHDL.
- Undir Target Development Kit, veldu Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) eða veldu Ekkert
- Smelltu á Example Design: „example_design“ hnappinn. Valið ExampLe Design Directory gluggi birtist.
- Ef þú vilt breyta hönnuninni tdampslóð skráarskrár eða nafn frá sjálfgefnum stillingum sem sýndar eru (eth_tse_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu (ample_dir>).
- Smelltu á OK.
Hönnun Example færibreytur
Færibreytur í Example Design Tab
| Parameter | Lýsing |
| Veldu Hönnun | Fæst tdample hönnun fyrir IP færibreytur stillingar. |
| Example Hönnun Files | The files að búa til fyrir mismunandi þróunarstig.
• Hermun — býr til það sem þarf files til að líkja eftir fyrrverandiamphönnun. • Synthesis — býr til samruna files. Notaðu þessar files að setja saman hönnunina í Intel Quartus Prime Pro Edition hugbúnaðinum fyrir vélbúnaðarprófanir og framkvæma kyrrstæða tímagreiningu. |
| Mynda File Snið | Snið RTL files fyrir uppgerð—Verilog eða VHDL. |
| Veldu stjórn | Styður vélbúnaður fyrir hönnunarútfærslu. Þegar þú velur Intel FPGA þróunarborð, Marktæki er sá sem passar við tækið á þróunarsettinu.
Ef þessi valmynd er ekki tiltæk er engin studd borð fyrir þá valkosti sem þú velur. Agilex I-Series Transceiver-SoC þróunarsett: Þessi valkostur gerir þér kleift að prófa hönnunina tdample á völdum Intel FPGA IP þróunarbúnaði. Þessi valkostur velur sjálfkrafa Marktæki til að passa við tækið á Intel FPGA IP þróunarbúnaðinum. Ef endurskoðun borðsins þíns hefur aðra tækjaeinkunn geturðu breytt marktækinu. Engin: Þessi valkostur útilokar vélbúnaðarþætti fyrir hönnunina tdample. |
Hermir eftir þrefaldri hraða Ethernet Intel FPGA IP hönnun Exampprófbekkur
Aðferð til að líkja eftir Exampprófbekkur
Fylgdu þessum skrefum til að líkja eftir prófunarbekknum:
- Breyttu í prófunarbekkshermskránaample_dir>/ example_prófbekkur.
- Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Sjá töfluna Skref til að líkja eftir prófunarbekknum.
Skref til að líkja eftir prófunarbekknum
| Hermir | Leiðbeiningar |
| ModelSim* | Í skipanalínunni skaltu slá inn vsim -do run_vsim_mac_pcs.do. Ef þú vilt frekar herma án þess að koma upp ModelSim GUI, sláðu inn vsim -c -do run_vsim_mac_pcs.do. |
| Synopsys VCS*/ VCS MX | Í skipanalínunni skaltu slá inn sh run_vcs_mac_pcs.sh eða sh run_vcsmx_mac_pcs.sh. |
| Xcelium | Í skipanalínunni skaltu slá inn sh run_xcelium_mac_pcs.sh. |
- Greindu niðurstöðurnar. Hinn árangursríki prófunarbekkur sendir tíu pakka, fær sama fjölda pakka og birtir eftirfarandi skilaboð
Að setja saman og stilla hönnun Example í Vélbúnaði
Til að setja saman vélbúnaðarhönnunina tdample og stilltu það á Intel Agilex tækinu þínu, fylgdu þessum skrefum:
- Tryggja vélbúnaðarhönnun tdampkynslóðinni er lokið.
- Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_dir>/hardware_test_design/ altera_eth_tse_hw.qpf.
- Í valmyndinni Vinnsla, smelltu á Start Compilation.
- Eftir vel heppnaða samantekt hefur a.sof file er til íample_dir>/hardwarde_test_design mappa
10/100/1000 Multiport Ethernet MAC hönnun Example með 1000BASE-X/SGMII PCS og Embedded PMA
Þessi hönnun tdample sýnir Ethernet lausn fyrir Intel Agilex tæki sem nota Triple-Speed Ethernet IP. Þú getur búið til hönnunina frá Example Hönnunarflipi í Triple-Speed Ethernet IP færibreyturitlinum. Til að búa til hönnunina tdample, þú verður fyrst að stilla færibreytugildin fyrir IP-afbrigðið sem þú ætlar að búa til í lokaafurðinni þinni. Að búa til hönnunina tdample býr til afrit af IP. Prófbekkur og vélbúnaðarhönnun tdampLe nota afrit af IP sem tækið sem er í prófun (DUT). Ef þú stillir ekki færibreytugildin fyrir DUT til að passa við færibreytugildin í lokaafurðinni þinni, mun hönnunin tdampLeið sem þú býrð til notar ekki IP-afbrigðið sem þú ætlar að gera.
Eiginleikar
- Myndar hönnunina tdample fyrir Triple-Speed Ethernet Multiport Ethernet MAC án innri FIFO og PCS með LVDS I/O með margrása sameiginlegum FIFO.
- Myndar umferð á sendingarslóðinni og staðfestir móttekin gögn í gegnum LVDS I/O ytri hringrás senditækisins.
- Tx og RX serial ytri loopback ham í gegnum LVDS I/O.
- Styður aðeins ytri hringrás.
- Styður aðeins fjórar tengi.
Kröfur um vélbúnað og hugbúnað
- Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample í Linux kerfi:
- Intel Quartus Prime Pro Edition hugbúnaður
- ModelSim, VCS, VCS MX og Xcelium hermir
Virkni lýsing
Hönnunarhlutar
| Hluti | Lýsing |
| Þrefaldur hraða Ethernet Intel FPGA IP | Þriggja hraða Ethernet Intel FPGA IP (altera_eth_tse) er stofnað með eftirfarandi uppsetningu:
• Kjarnastillingar: — Kjarnatilbrigði: 10/100/1000Mb Ethernet MAC með 1000BASE-X/SGMII PCS — Notaðu innri FIFO: Ekki valið — Fjöldi hafna: 4 — Senditæki gerð: LVDS I/O • MAC-valkostir: — Virkjaðu MAC 10/100 hálf tvíhliða stuðning: Valið — Virkja heimtaugar á MII/GMII: Valið — Virkjaðu viðbótar MAC unicast vistföng: Ekki valið — Láttu tölfræðiteljara fylgja með: Valið — Virkjaðu 64-bita tölfræðibætateljara: Ekki valið — Hafa multicast hashable með: Ekki valið — Stilltu pakkahausa við 32 bita mörk: Ekki valið — Virkjaðu flæðistýringu í fullri tvíhliða: Valið — Virkja VLAN uppgötvun: Ekki valið — Virkjaðu töfrapakkagreiningu: Valið — Hafa MDIO einingu (MDC/MDIO): Valið — Host klukka divisor: 50 • Tímaskráamp Valkostir: — Virkja tímastillinguamping: Ekki valið • PCS/senditækisvalkostir: — Virkja SGMII brú: Valið |
| Viðskiptavina rökfræði | Myndar og fylgist með pökkum sem eru sendir eða mótteknir í gegnum IP. |
| Ethernet umferðarstýring | Stjórnað í gegnum Avalon® minniskortað viðmót. |
| JTAG til Avalon minniskortaðs tengis Address Decoder | Breytir JTAG Merki fyrir Avalon minniskortað viðmót. |
Klukka og endurstilla merki
| Merki | Stefna | Breidd | Lýsing |
| ref_clk | Inntak | 1 | Drif skrá aðgangsklukku og MAC FIFO stöðuviðmótsklukka. Stilltu klukkuna á 100 MHz. |
| iopll_refclk | Inntak | 1 | 125 MHz viðmiðunarklukka fyrir 1.25 Gbps serial LVDS I/O tengi. |
Uppgerð
Hermiprófunartilvikið framkvæmir eftirfarandi skref:
- Ræsir hönnunina tdample með rekstrarhraða 1G.
- Stillir Triple-Speed Ethernet MAC og PCS skrárnar.
- Bíður þar til fullyrðing um gild merki mælisins.
- Sendir ekki PTP pakka á port 0.
- MAC RX tengi 0 sendir móttekna pakka til MAC TX tengi 1.
Prófbekkur
Bálkamynd af hönnuninni Example Multiport 10/100/1000Mb Ethernet MAC með 1000BASE-X/SGMII PCS með LVDS I/O Simulation Testbekk
Niðurstöður hermisprófunar VCS hermir
Endurskoðunarsaga skjala fyrir þrefaldan hraða Ethernet Intel FPGA IP Intel Agilex Design Example Notendahandbók
| Skjalaútgáfa | Intel Quartus Prime útgáfa | IP útgáfa | Breytingar |
| 2022.12.09 | 22.3 | 21.1.0 | Upphafleg útgáfa. |
Skjöl / auðlindir
 |
Intel Triple-Speed Ethernet Agilex FPGA IP hönnun Example [pdfNotendahandbók Þriggja hraða Ethernet Agilex FPGA IP hönnun Example, Triple-Speed, Ethernet Agilex FPGA IP Design Example, IP Design Example |
